intel UG-01155 IOPLL FPGA IP Core

Na-update para sa Intel® Quartus® Prime Design Suite: 18.1

Gabay sa Gumagamit ng IOPLL Intel® FPGA IP Core

Binibigyang-daan ka ng IOPLL Intel® FPGA IP core na i-configure ang mga setting ng Intel Arria® 10 at Intel Cyclone® 10 GX I/O PLL.

Sinusuportahan ng IOPLL IP core ang mga sumusunod na feature:

• Sinusuportahan ang anim na magkakaibang mga mode ng feedback ng orasan: direkta, panlabas na feedback, normal, source synchronous, zero delay buffer, at LVDS mode.
• Bumubuo ng hanggang siyam na clock output signal para sa Intel Arria 10 at Intel CycloneM 10 GX device.
• Lumipat sa pagitan ng dalawang reference na input na orasan.
• Sinusuportahan ang katabing PLL (adjpllin) input upang kumonekta sa isang upstream PLL sa PLL cascading mode.
• Bumubuo ng Memory Initialization File (.mif) at nagbibigay-daan sa PLL dynamicVreconfiguration.
• Sinusuportahan ang PLL dynamic na phase shift.

Kaugnay na Impormasyon

• Panimula sa Intel FPGA IP Cores
  Nagbibigay ng higit pang impormasyon tungkol sa mga Intel FPGA IP core at ang parameter editor.
• Mga Mode ng Operasyon sa pahina 9
• Mga Orasan ng Output sa pahina 10
• Reference Clock Switchover sa pahina 10
• PLL-to-PLL Cascading sa pahina 11
• IOPLL Intel FPGA IP Core User Guide Archives sa pahina 12

Nagbibigay ng listahan ng mga gabay sa gumagamit para sa mga nakaraang bersyon ng IOPLL Intel FPGA IP core.

Suporta sa Pamilya ng Device

Sinusuportahan lang ng IOPLL IP core ang mga pamilya ng Intel Arria 10 at Intel Cyclone 10 GX device.

IOPLL IP Core Parameter

Ang IOPLL IP core parameter editor ay lilitaw sa kategoryang PLL ng IP Catalog.

Parameter	Legal na Halaga	Paglalarawan
Pamilya ng Device	Intel Arria 10, Intel Bagyong 10 GX	Tinutukoy ang pamilya ng device.
Component	—	Tinutukoy ang naka-target na device.
Bilis ng Baitang	—	Tinutukoy ang grado ng bilis para sa naka-target na device.
PLL Mode	Integer-N PLL	Tinutukoy ang mode na ginamit para sa IOPLL IP core. Ang tanging legal na pagpili ay Integer-N PLL. Kung kailangan mo ng fractional PLL, dapat mong gamitin ang fPLL Intel Arria 10/Cyclone 10 FPGA IP core.
Reference Clock Frequency	—	Tinutukoy ang dalas ng input para sa input clock, refclk, sa MHz. Ang default na halaga ay 100.0 MHz. Ang minimum at maximum na halaga ay nakadepende sa napiling device.
Paganahin ang Naka-lock na Output Port	I-on o I-off	I-on para paganahin ang naka-lock na port.
Paganahin ang mga parameter ng orasan ng pisikal na output	I-on o I-off	I-on upang ipasok ang mga pisikal na PLL counter parameter sa halip na tukuyin ang nais na dalas ng orasan ng output.
Mode ng Operasyon	direkta, panlabas na puna, normal, kasabay ng pinagmulan, zero delay buffer, o lvds	Tinutukoy ang pagpapatakbo ng PLL. Ang default na operasyon ay direkta mode. • Kung pipiliin mo ang direkta mode, pinapaliit ng PLL ang haba ng path ng feedback upang makagawa ng pinakamaliit na posibleng jitter sa output ng PLL. Ang mga output ng internal-clock at external-clock ng PLL ay phase-shifted na may kinalaman sa input ng PLL clock. Sa mode na ito, hindi binabayaran ng PLL ang anumang mga network ng orasan. • Kung pipiliin mo ang normal mode, binabayaran ng PLL ang pagkaantala ng panloob na network ng orasan na ginagamit ng output ng orasan. Kung ang PLL ay ginagamit din upang magmaneho ng panlabas na clock output pin, isang kaukulang phase shift ng signal sa output pin ay magaganap. • Kung pipiliin mo ang kasabay ng pinagmulan mode, ang pagkaantala ng orasan mula sa pin hanggang sa I/O input register ay tumutugma sa data delay mula sa pin hanggang sa I/O input register. • Kung pipiliin mo ang panlabas na puna mode, dapat mong ikonekta ang fbclk input port sa isang input pin. Ang isang board-level na koneksyon ay dapat ikonekta ang parehong input pin at panlabas na clock output port, fboutclk. Ang fbclk port ay nakahanay sa input clock. • Kung pipiliin mo ang zero delay buffer mode, ang PLL ay dapat magpakain ng panlabas na clock output pin at magbayad para sa pagkaantala na ipinakilala ng pin na iyon. Ang signal na sinusunod sa pin ay naka-synchronize sa input clock. Ang output ng orasan ng PLL ay kumokonekta sa altbidir port at nagtutulak ng zdbfbclk bilang isang output port. Kung ang PLL ay nagtutulak din sa panloob na network ng orasan, isang kaukulang phase shift ng network na iyon ay magaganap. • Kung pipiliin mo ang lvds mode, ang parehong data at clock timing na relasyon ng mga pin sa panloob na SERDES capture register ay pinananatili. Binabayaran ng mode ang mga pagkaantala sa LVDS clock network, at sa pagitan ng data pin at clock input pin sa SERDES capture register paths.
Bilang ng mga Orasan	1–9	Tinutukoy ang bilang ng mga output na orasan na kinakailangan para sa bawat device sa disenyo ng PLL. Ang hiniling na mga setting para sa dalas ng output, phase shift, at duty cycle ay ipinapakita batay sa bilang ng mga orasan na napili.
Tukuyin ang Dalas ng VCO	I-on o I-off	Nagbibigay-daan sa iyong paghigpitan ang dalas ng VCO sa tinukoy na halaga. Ito ay kapaki-pakinabang kapag gumagawa ng PLL para sa external na mode ng LVDS, o kung ninanais ang isang partikular na dynamic na phase shift na laki ng hakbang.
nagpatuloy...

Parameter	Legal na Halaga	Paglalarawan
Dalas ng VCO (1)	—	• Kailan Paganahin ang mga parameter ng orasan ng pisikal na output ay naka-on— ipinapakita ang dalas ng VCO batay sa mga halaga para sa Reference Clock Frequency, Multiply Factor (M-Counter), at Divide Factor (N-Counter). • Kailan Paganahin ang mga parameter ng orasan ng pisikal na output ay naka-off— nagpapahintulot sa iyo na tukuyin ang hiniling na halaga para sa dalas ng VCO. Ang default na halaga ay 600.0 MHz.
Magbigay ng pandaigdigang pangalan ng orasan	I-on o I-off	Binibigyang-daan kang palitan ang pangalan ng pangalan ng orasan ng output.
Pangalan ng Orasan	—	Ang pangalan ng orasan ng gumagamit para sa Synopsis Design Constraints (SDC).
Ninanais na Dalas	—	Tinutukoy ang dalas ng output clock ng kaukulang output clock port, outclk[], sa MHz. Ang default na halaga ay 100.0 MHz. Ang minimum at maximum na mga halaga ay nakadepende sa device na ginamit. Ang PLL ay nagbabasa lamang ng mga numero sa unang anim na decimal na lugar.
Aktwal na Dalas	—	Binibigyang-daan kang piliin ang aktwal na dalas ng orasan ng output mula sa isang listahan ng mga maaabot na frequency. Ang default na halaga ay ang pinakamalapit na makakamit na dalas sa nais na dalas.
Mga yunit ng Phase Shift	ps or digri	Tinutukoy ang phase shift unit para sa kaukulang output clock port, outclk[], sa picoseconds (ps) o degrees.
Ninanais na Phase Shift	—	Tinutukoy ang hiniling na halaga para sa phase shift. Ang default na halaga ay 0ps.
Aktwal na Phase Shift	—	Binibigyang-daan kang piliin ang aktwal na phase shift mula sa isang listahan ng mga matamo na halaga ng phase shift. Ang default na halaga ay ang pinakamalapit na matamo na phase shift sa nais na phase shift.
Ninanais na Ikot ng Tungkulin	0.0–100.0	Tinutukoy ang hiniling na halaga para sa cycle ng tungkulin. Ang default na halaga ay 50.0%.
Aktwal na Duty Cycle	—	Binibigyang-daan kang piliin ang aktwal na ikot ng tungkulin mula sa isang listahan ng mga halaga ng maaabot na yugto ng tungkulin. Ang default na halaga ay ang pinakamalapit na matamo na ikot ng tungkulin sa nais na ikot ng tungkulin.
Multiply Factor (M-Counter) (2)	4–511	Tinutukoy ang multiply factor ng M-counter. Ang legal na hanay ng M counter ay 4–511. Gayunpaman, nililimitahan ng mga paghihigpit sa minimum na legal na PFD frequency at maximum na legal na VCO frequency ang epektibong M counter range sa 4–160.
Divide Factor (N-Counter) (2)	1–511	Tinutukoy ang divide factor ng N-counter. Ang legal na hanay ng N counter ay 1–511. Gayunpaman, ang mga paghihigpit sa pinakamababang legal na dalas ng PFD ay naglilimita sa epektibong hanay ng N counter sa 1–80.
Divide Factor (C-Counter) (2)	1–511	Tinutukoy ang divide factor para sa output clock (C-counter).

1. Ang parameter na ito ay magagamit lamang kapag ang I-enable ang mga parameter ng orasan ng pisikal na output ay naka-off.
2. Ang parameter na ito ay magagamit lamang kapag ang I-enable ang mga parameter ng orasan ng pisikal na output ay naka-on.

Mga IOPLL IP Core Parameter – Tab ng Mga Setting

Talahanayan 2. IOPLL IP Core Parameters – Tab ng Mga Setting

Parameter	Legal na Halaga	Paglalarawan
PLL Bandwidth Preset	Mababa, Katamtaman, o Mataas	Tinutukoy ang PLL bandwidth preset setting. Ang default na seleksyon ay Mababa.
Auto Reset ng PLL	I-on o I-off	Awtomatikong nire-reset sa sarili ang PLL sa pagkawala ng lock.
Lumikha ng pangalawang input clk 'refclk1'	I-on o I-off	I-on para magbigay ng backup na orasan na naka-attach sa iyong PLL na maaaring lumipat sa iyong orihinal na reference na orasan.
Pangalawang Reference Clock Frequency	—	Pinipili ang dalas ng pangalawang input na signal ng orasan. Ang default na halaga ay 100.0 MHz. Ang minimum at maximum na halaga ay nakadepende sa device na ginamit.
Lumikha ng signal na 'active_clk' upang ipahiwatig ang input clock na ginagamit	I-on o I-off	I-on para gawin ang activeclk output. Ang activeclk output ay nagpapahiwatig ng input clock na ginagamit ng PLL. Ang output signal low ay nagpapahiwatig ng refclk at ang output signal mataas ay nagpapahiwatig ng refclk1.
Lumikha ng signal na 'clkbad' para sa bawat isa sa mga input na orasan	I-on o I-off	I-on para gumawa ng dalawang clkbad na output, isa para sa bawat input clock. Ang mababang signal ng output ay nagpapahiwatig na gumagana ang orasan at ang mataas na signal ng output ay nagpapahiwatig na hindi gumagana ang orasan.
Switchover Mode	Awtomatikong Paglipat, Manu-manong Paglipat, o Awtomatikong Paglilipat na may Manu-manong Pag-override	Tinutukoy ang switchover mode para sa application ng disenyo. Sinusuportahan ng IP ang tatlong switchover mode: • Kung pipiliin mo ang Awtomatikong Paglipat mode, sinusubaybayan ng PLL circuitry ang napiling reference na orasan. Kung huminto ang isang orasan, awtomatikong lilipat ang circuit sa backup na orasan sa ilang cycle ng orasan at ina-update ang mga signal ng status, clkbad at activeclk. • Kung pipiliin mo ang Manu-manong Paglipat mode, kapag ang control signal, extswitch, ay nagbabago mula sa logic high hanggang logic low, at nananatiling mababa nang hindi bababa sa tatlong clock cycle, ang input clock ay lilipat sa kabilang orasan. Ang extswitch ay maaaring mabuo mula sa FPGA core logic o input pin. • Kung pipiliin mo Awtomatikong Paglilipat na may Manu-manong Pag-override mode, kapag mababa ang signal ng extswitch, ino-override nito ang function ng awtomatikong switch. Hangga't nananatiling mababa ang extswitch, iba-block ang karagdagang pagkilos ng paglipat. Upang piliin ang mode na ito, ang iyong dalawang mapagkukunan ng orasan ay dapat na tumatakbo at ang dalas ng dalawang orasan ay hindi maaaring mag-iba ng higit sa 20%. Kung ang parehong orasan ay wala sa parehong frequency, ngunit ang kanilang pagkakaiba sa panahon ay nasa loob ng 20%, ang clock loss detection block ay maaaring makakita ng nawala na orasan. Ang PLL ay malamang na mawala sa lock pagkatapos ng PLL clock input switchover at nangangailangan ng oras upang i-lock muli.
Pagkaantala ng Paglipat	0–7	Nagdaragdag ng isang partikular na dami ng pagkaantala sa pag-ikot sa proseso ng paglipat. Ang default na halaga ay 0.
Access sa PLL LVDS_CLK/ LOADEN output port	Hindi pinagana, Paganahin ang LVDS_CLK/ LOADEN 0, o Paganahin ang LVDS_CLK/ LOADEN 0 & 1	Pumili Paganahin ang LVDS_CLK/LOADEN 0 or Paganahin ang LVDS_CLK/ LOADEN 0 & 1 upang paganahin ang PLL lvds_clk o loaden output port. Ine-enable ang parameter na ito kung sakaling mag-feed ang PLL ng LVDS SERDES block na may external na PLL. Kapag ginagamit ang I/O PLL outclk port na may LVDS port, ang outclk[0..3] ay ginagamit para sa lvds_clk[0,1] at loaden[0,1] port, ang outclk4 ay maaaring gamitin para sa coreclk port.
Paganahin ang access sa PLL DPA output port	I-on o I-off	I-on para paganahin ang PLL DPA output port.
nagpatuloy...

Parameter	Legal na Halaga	Paglalarawan
I-enable ang access sa PLL external clock output port	I-on o I-off	I-on para paganahin ang PLL external clock output port.
Tinutukoy kung aling outclk ang gagamitin bilang extclk_out[0] source	C0 – C8	Tinutukoy ang outclk port na gagamitin bilang extclk_out[0] source.
Tinutukoy kung aling outclk ang gagamitin bilang extclk_out[1] source	C0 – C8	Tinutukoy ang outclk port na gagamitin bilang extclk_out[1] source.

Cascading Tab

Talahanayan 3. IOPLL IP Core Parameters – Cascading Tab3

Parameter	Legal na Halaga	Paglalarawan
Gumawa ng signal na 'cascade out' para kumonekta sa isang downstream na PLL	I-on o I-off	I-on upang gawin ang cascade_out port, na nagpapahiwatig na ang PLL na ito ay isang pinagmulan at kumokonekta sa isang patutunguhan (downstream) na PLL.
Tinutukoy kung aling outclk ang gagamitin bilang cascading source	0–8	Tinutukoy ang cascading source.
Gumawa ng adjpllin o cclk signal para kumonekta sa isang upstream na PLL	I-on o I-off	I-on para gumawa ng input port, na nagpapahiwatig na ang PLL na ito ay isang destinasyon at kumokonekta sa isang source (upstream) na PLL.

Tab na Dynamic na Reconfiguration

Talahanayan 4. IOPLL IP Core Parameters – Dynamic Reconfiguration Tab

Parameter	Legal na Halaga	Paglalarawan
I-enable ang dynamic na reconfiguration ng PLL	I-on o I-off	I-on ang paganahin ang dynamic na reconfiguration ng PLL na ito (kasabay ng PLL Reconfig Intel FPGA IP core).
Paganahin ang access sa mga dynamic na phase shift port	I-on o I-off	I-on ang paganahin ang interface ng dynamic na phase shift sa PLL.
Pagpipilian sa Pagbuo ng MIF (3)	Bumuo Bagong MIF File, Magdagdag ng Configuration sa Umiiral na MIF File, at Lumikha ng MIF File sa panahon ng Pagbuo ng IP	Gumawa ng bagong .mif file naglalaman ng kasalukuyang configuration ng I/O PLL, o idagdag ang configuration na ito sa isang umiiral na .mif file. Maaari mong gamitin ito .mif file sa panahon ng dynamic na reconfiguration upang muling i-configure ang I/O PLL sa mga kasalukuyang setting nito.
Path sa Bagong MIF file (4)	—	Ipasok ang lokasyon at file pangalan ng bagong .mif file lilikhain.
Path sa Umiiral na MIF file (5)	—	Ipasok ang lokasyon at file pangalan ng umiiral na .mif file balak mong dagdagan.
nagpatuloy...

1. Available lang ang parameter na ito kapag naka-on ang Enable dynamic reconfiguration ng PLL.
2. Available lang ang parameter na ito kapag Bumuo ng Bagong MIF File ay pinili bilang MIF Generation
   Pagpipilian.

   Parameter	Legal na Halaga	Paglalarawan
   Paganahin ang Dynamic Phase Shift para sa MIF Streaming (3)	I-on o I-off	I-on upang mag-imbak ng mga katangian ng dynamic na phase shift para sa muling pagsasaayos ng PLL.
   DPS Counter Selection (6)	C0–C8, Lahat ng C, or M	Pinipili ang counter upang sumailalim sa dynamic na phase shift. M ay ang feedback counter at C ay ang post-scale counter.
   Bilang ng Dynamic na Phase Shift (6)	1–7	Pinipili ang bilang ng mga pagtaas ng phase shift. Ang laki ng isang pagtaas ng yugto ng shift ay katumbas ng 1/8 ng panahon ng VCO. Ang default na halaga ay 1.
   Dynamic na Phase Shift na Direksyon (6)	Positibo or Negatibo	Tinutukoy ang dynamic na phase shift na direksyon na iimbak sa PLL MIF.

3. Available lang ang parameter na ito kapag Magdagdag ng Configuration sa Umiiral na MIF File ay pinili bilang MIF Generation Option

Mga IOPLL IP Core Parameter – Tab ng Advanced na Mga Parameter

Talahanayan 5. IOPLL IP Core Parameters – Advanced Parameters Tab

Parameter	Legal na Halaga	Paglalarawan
Mga Advanced na Parameter	—	Nagpapakita ng talahanayan ng mga pisikal na setting ng PLL na ipapatupad batay sa iyong input.

Functional na Paglalarawan

• Ang I/O PLL ay isang frequency-control system na bumubuo ng isang output clock sa pamamagitan ng pag-synchronize ng sarili nito sa isang input clock. Inihahambing ng PLL ang phase difference sa pagitan ng input signal at ng output signal ng isang voltage-controlled oscillator (VCO) at pagkatapos ay nagsasagawa ng phase synchronization upang mapanatili ang isang pare-pareho ang anggulo ng phase (lock) sa dalas ng input o reference signal. Pinipilit ng synchronization o negatibong feedback loop ng system na i-phase-lock ang PLL.
• Maaari mong i-configure ang mga PLL bilang frequency multiplier, divider, demodulator, tracking generator, o clock recovery circuit. Maaari kang gumamit ng mga PLL upang makabuo ng mga stable na frequency, mabawi ang mga signal mula sa isang maingay na channel ng komunikasyon, o ipamahagi ang mga signal ng orasan sa iyong buong disenyo.

Mga Building Block ng isang PLL

Ang mga pangunahing bloke ng I/O PLL ay ang phase frequency detector (PFD), charge pump, loop filter, VCO, at mga counter, tulad ng feedback counter (M), pre-scale counter (N), at post- mga scale counter (C). Nakadepende ang arkitektura ng PLL sa device na ginagamit mo sa iyong disenyo.

Available lang ang parameter na ito kapag naka-on ang Enable Dynamic Phase Shift para sa MIF Streaming.

Karaniwang I/O PLL Architecture

• Ang mga sumusunod na termino ay karaniwang ginagamit upang ilarawan ang pag-uugali ng isang PLL:
  PLL lock time—kilala rin bilang PLL acquisition time. Ang oras ng pag-lock ng PLL ay ang oras para maabot ng PLL ang target na frequency at phase relationship pagkatapos ng power-up, pagkatapos ng programmed output frequency change, o pagkatapos ng PLL reset. Tandaan: Ang software ng simulation ay hindi nagmomodelo ng isang makatotohanang oras ng lock ng PLL. Ang simulation ay nagpapakita ng hindi makatotohanang mabilis na oras ng pag-lock. Para sa aktwal na detalye ng oras ng lock, sumangguni sa datasheet ng device.
• PLL resolution—ang pinakamababang frequency increment value ng isang PLL VCO. Ang bilang ng mga bit sa M at N counter ay tumutukoy sa halaga ng resolusyon ng PLL.
• PLL sample rate—ang FREF sampling frequency na kinakailangan upang maisagawa ang phase at frequency correction sa PLL. Ang PLL sampang rate ay fREF /N.

PLL Lock

Ang PLL lock ay nakadepende sa dalawang input signal sa phase frequency detector. Ang lock signal ay isang asynchronous na output ng mga PLL. Ang bilang ng mga cycle na kinakailangan para i-gate ang lock signal ay depende sa PLL input clock na nag-orasan sa gated-lock circuitry. Hatiin ang maximum na oras ng lock ng PLL sa panahon ng PLL input clock upang kalkulahin ang bilang ng mga cycle ng orasan na kinakailangan upang i-gate ang signal ng lock.

Mga Mode ng Operasyon

Ang IOPLL IP core ay sumusuporta sa anim na magkakaibang mga mode ng feedback ng orasan. Ang bawat mode ay nagbibigay-daan sa pagpaparami at paghahati ng orasan, phase shifting, at duty-cycle programming.

Mga Orasan ng Output

• Ang IOPLL IP core ay maaaring makabuo ng hanggang siyam na signal ng output ng orasan. Ang nabuong clock output signal ay nag-orasan sa core o sa mga panlabas na bloke sa labas ng core.
• Maaari mong gamitin ang reset signal para i-reset ang output clock value sa 0 at i-disable ang PLL output clock.
• Ang bawat output clock ay may hanay ng mga hiniling na setting kung saan maaari mong tukuyin ang mga gustong value para sa dalas ng output, phase shift, at duty cycle. Ang mga gustong setting ay ang mga setting na gusto mong ipatupad sa iyong disenyo.
• Ang mga aktwal na halaga para sa frequency, phase shift, at duty cycle ay ang pinakamalapit na mga setting (pinakamahusay na tantiya sa mga gustong setting) na maaaring ipatupad sa PLL circuit.

Reference Clock Switchover

Ang tampok na reference clock switchover ay nagpapahintulot sa PLL na lumipat sa pagitan ng dalawang reference na input na orasan. Gamitin ang feature na ito para sa redundancy ng orasan, o para sa isang dual clock domain application gaya ng sa isang system. Maaaring i-on ng system ang isang redundant na orasan kung hihinto sa pagtakbo ang pangunahing orasan.
Gamit ang tampok na reference na paglipat ng orasan, maaari mong tukuyin ang dalas para sa pangalawang input na orasan, at piliin ang mode at pagkaantala para sa paglipat.

Ang clock loss detection at reference clock switchover block ay may mga sumusunod na function:

• Sinusubaybayan ang katayuan ng reference na orasan. Kung nabigo ang reference na orasan, awtomatikong lilipat ang orasan sa isang backup na mapagkukunan ng input ng orasan. Ina-update ng orasan ang katayuan ng clkbad at activeclk signal upang alertuhan ang kaganapan.
• Pinapalipat-lipat ang reference na orasan sa pagitan ng dalawang magkaibang frequency. Gamitin ang extswitch signal para manual na kontrolin ang switch action. Pagkatapos maganap ang paglipat, maaaring pansamantalang mawala ang lock ng PLL at dumaan sa proseso ng pagtutuos.

PLL-to-PLL Cascading

Kung mag-cascade ka ng mga PLL sa iyong disenyo, ang pinagmulan (upstream) na PLL ay dapat na may setting na lowbandwidth, habang ang patutunguhan (downstream) na PLL ay dapat may isang highbandwidth na setting. Sa panahon ng cascading, ang output ng source PLL ay nagsisilbing reference clock (input) ng patutunguhang PLL. Ang mga setting ng bandwidth ng mga cascaded PLL ay dapat na iba. Kung ang mga setting ng bandwidth ng cascaded PLLs ay pareho, ang cascaded PLLs ay maaaring ampLify phase ingay sa ilang mga frequency.Ang adjpllin input clock source ay ginagamit para sa inter-cascading sa pagitan ng fracturable fractional PLLs.

Mga daungan

Talahanayan 6. IOPLL IP Core Ports

Parameter	Uri	Kundisyon	Paglalarawan
refclk	Input	Kinakailangan	Ang reference na mapagkukunan ng orasan na nagtutulak sa I/O PLL.
una	Input	Kinakailangan	Ang asynchronous reset port para sa mga output na orasan. I-drive ang port na ito nang mataas para i-reset ang lahat ng output clock sa halagang 0. Dapat mong ikonekta ang port na ito sa user control signal.
fbclk	Input	Opsyonal	Ang panlabas na feedback input port para sa I/O PLL. Ang IOPLL IP core ay gumagawa ng port na ito kapag ang I/O PLL ay gumagana sa panlabas na feedback mode o zero-delay na buffer mode. Upang makumpleto ang feedback loop, dapat ikonekta ng board-level na koneksyon ang fbclk port at ang panlabas na clock output port ng I/O PLL.
fboutclk	Output	Opsyonal	Ang port na nagpapakain sa fbclk port sa pamamagitan ng mimic circuitry. Ang fboutclk port ay magagamit lamang kung ang I/O PLL ay nasa external na feedback mode.
zdbfbclk	Patawad	Opsyonal	Ang bidirectional port na kumokonekta sa mimic circuitry. Ang port na ito ay dapat kumonekta sa isang bidirectional pin na nakalagay sa positibong feedback na nakatuon sa output pin ng I/O PLL. Ang zdbfbclk port ay magagamit lamang kung ang I/O PLL ay nasa zero-delay buffer mode. Upang maiwasan ang pagmuni-muni ng signal kapag gumagamit ng zero-delay buffer mode, huwag maglagay ng mga board traces sa bidirectional I/O pin.
naka-lock	Output	Opsyonal	Pinapataas ng IOPLL IP core ang port na ito kapag nakakuha ang PLL ng lock. Ang port ay nananatiling mataas hangga't ang IOPLL ay naka-lock. Iginiit ng I/O PLL ang naka-lock na port kapag ang mga phase at frequency ng reference clock at feedback clock ay ang
nagpatuloy...

Parameter	Uri	Kundisyon	Paglalarawan
			pareho o sa loob ng lock circuit tolerance. Kapag ang pagkakaiba sa pagitan ng dalawang signal ng orasan ay lumampas sa lock circuit tolerance, ang I/O PLL ay mawawalan ng lock.
refclk1	Input	Opsyonal	Pangalawang reference na mapagkukunan ng orasan na nagtutulak sa I/O PLL para sa feature na paglipat ng orasan.
exswitch	Input	Opsyonal	Ipilit ang extswitch signal na mababa (1'b0) para sa hindi bababa sa 3 clock cycle upang manu-manong ilipat ang orasan.
activeclk	Output	Opsyonal	Output signal upang ipahiwatig kung aling reference na mapagkukunan ng orasan ang ginagamit ng I/O PLL.
clkbad	Output	Opsyonal	Output signal na nagpapahiwatig ng katayuan ng reference na mapagkukunan ng orasan ay mabuti o masama.
cascade_out	Output	Opsyonal	Output signal na nag-feed sa downstream I/O PLL.
adjpllin	Input	Opsyonal	Input signal na nag-feed mula sa upstream na I/O PLL.
outclk_[]	Output	Opsyonal	Output na orasan mula sa I/O PLL.

IOPLL Intel FPGA IP Core User Guide Archives

Kung ang isang IP core na bersyon ay hindi nakalista, ang gabay sa gumagamit para sa nakaraang IP core na bersyon ay nalalapat

IP Core na Bersyon	Gabay sa Gumagamit
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide

Kasaysayan ng Pagbabago ng Dokumento para sa IOPLL Intel FPGA IP Core User Guide

Bersyon ng Dokumento	Intel Quartus® Prime Version	Mga pagbabago
2019.06.24	18.1	Na-update ang paglalarawan para sa mga nakalaang input ng orasan sa Karaniwang I/O PLL Architecture dayagram.
2019.01.03	18.1	• Na-update ang Access sa PLL LVDS_CLK/LOADEN output port parameter sa Mga IOPLL IP Core Parameter – Tab ng Mga Setting mesa. • Na-update ang paglalarawan para sa zdbfbclk port sa IOPLL IP Core Ports mesa.
2018.09.28	18.1	• Itinama ang paglalarawan para sa extswitch sa IOPLL IP Core Ports mesa. • Pinalitan ang pangalan ng mga sumusunod na IP core ayon sa rebranding ng Intel: — Binago ang Altera IOPLL IP core sa IOPLL Intel FPGA IP core. — Binago ang Altera PLL Reconfig IP core sa PLL Reconfig Intel FPGA IP core. — Pinalitan ang Arria 10 FPLL IP core sa fPLL Intel Arria 10/Cyclone 10 FPGA IP core.

Petsa	Bersyon	Mga pagbabago
Hunyo 2017	2017.06.16	• Nagdagdag ng suporta para sa mga Intel Cyclone 10 GX device. • Na-rebrand bilang Intel.
Disyembre 2016	2016.12.05	Na-update ang paglalarawan ng unang port ng IP core.
Hunyo 2016	2016.06.23	• Nai-update na Mga IP Core Parameter - Mga Setting ng Tab table. — Na-update ang paglalarawan para sa Manual na Paglilipat at Awtomatikong Paglilipat na may mga parameter ng Manual na Pag-override. Aktibo mababa ang signal ng control switchover ng orasan. — Na-update ang paglalarawan para sa parameter ng Switchover Delay. • Tinukoy na M at C counter para sa DPS Counter Selection parameter sa IP Core Parameters – Dynamic na Reconfiguration Tab table. • Pinalitan ang clock switchover port name mula sa clkswitch patungo sa extswitch sa Typical I/O PLL Architecture diagram.
Mayo 2016	2016.05.02	Na-update na Mga IP Core Parameter – Dynamic na Reconfiguration Tab table.
Mayo 2015	2015.05.04	Na-update ang paglalarawan para sa Paganahin ang pag-access sa PLL LVDS_CLK/LOADEN output port parameter sa IP Core Parameters – Mga Setting ng Tab table. Nagdagdag ng link sa Signal Interface sa pagitan ng Altera IOPLL at Altera LVDS SERDES IP Cores table sa I/O at High Speed ​​I/O sa Arria 10 Devices chapter.
Agosto 2014	2014.08.18	Paunang paglabas.

Mga Dokumento / Mga Mapagkukunan

intel UG-01155 IOPLL FPGA IP Core [pdf] Gabay sa Gumagamit UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Mga sanggunian

• User Manual