מדריך למשתמש של intel UG-01155 IOPLL FPGA IP Core

פָּרָמֶטֶר	ערך משפטי	תֵאוּר
משפחת מכשיר	Intel Arria 10, אינטל ציקלון 10 GX	מציין את משפחת המכשירים.
רְכִיב	—	מציין את המכשיר הממוקד.
ציון מהירות	—	מציין את דרגת המהירות עבור מכשיר ממוקד.
מצב PLL	מספר שלם-N PLL	מציין את המצב המשמש עבור ליבת ה-IP IOPLL. הבחירה המשפטית היחידה היא מספר שלם-N PLL. אם אתה צריך PLL חלקי, עליך להשתמש בליבת fPLL Intel Arria 10/Cyclone 10 FPGA IP.
תדר שעון ייחוס	—	מציין את תדר הכניסה עבור שעון הקלט, refclk, ב-MHz. ערך ברירת המחדל הוא 100.0 מגה-הרץ. הערך המינימלי והמקסימלי תלוי במכשיר הנבחר.
אפשר יציאת פלט נעולה	הפעל או כבה	הפעל כדי להפעיל את היציאה הנעילה.
אפשר פרמטרים של שעון פלט פיזי	הפעל או כבה	הפעל כדי להזין פרמטרים פיזיים של מונה PLL במקום לציין תדר שעון פלט רצוי.
מצב פעולה	יָשִׁיר, משוב חיצוני, נוֹרמָלִי, מקור סינכרוני, חיץ השהייה אפס, או lvds	מציין את פעולת ה-PLL. פעולת ברירת המחדל היא יָשִׁיר מצב. • אם תבחר ב יָשִׁיר במצב, ה-PLL ממזער את אורך נתיב המשוב כדי לייצר את הריצוד הקטן ביותר האפשרי ביציאת ה-PLL. יציאות השעון הפנימי והשעון החיצוני של ה-PLL מוסטות פאזה ביחס לכניסת השעון של PLL. במצב זה, ה-PLL אינו מפצה על אף רשת שעון. • אם תבחר ב נוֹרמָלִי במצב, ה-PLL מפצה על העיכוב של רשת השעון הפנימית המשמשת את פלט השעון. אם ה-PLL משמש גם להנעת פין פלט שעון חיצוני, מתרחשת הסטת פאזה תואמת של האות בפין הפלט. • אם תבחר ב מקור סינכרוני במצב, השהיית השעון מפין לאוגר קלט קלט/פלט תואם את עיכוב הנתונים מפין לאגר כניסת קלט/פלט. • אם תבחר ב משוב חיצוני במצב, עליך לחבר את יציאת הקלט fbclk לפין קלט. חיבור ברמת הלוח חייב לחבר גם את פין הקלט וגם את יציאת יציאת השעון החיצונית, fboutclk. יציאת fbclk מיושרת עם שעון הקלט. • אם תבחר ב חיץ השהייה אפס במצב, ה-PLL חייב להזין פין פלט שעון חיצוני ולפצות על ההשהיה שהוכנסה על ידי פין זה. האות הנצפה על הפין מסונכרן לשעון הקלט. פלט השעון PLL מתחבר ליציאת altbidir ומניע את zdbfbclk כיציאת פלט. אם ה-PLL מניע גם את רשת השעון הפנימית, מתרחש שינוי פאזה תואם של אותה רשת. • אם תבחר ב lvds במצב, אותו יחס נתונים ותזמון שעון של הפינים במאגר הלכידה הפנימי של SERDES נשמר. המצב מפצה על העיכובים ברשת השעון LVDS, ובין פין הנתונים ופין קלט השעון לנתיבי אוגר הלכידה של SERDES.
מספר שעונים	1–9	מציין את מספר שעוני הפלט הנדרשים עבור כל התקן בתכנון PLL. ההגדרות המבוקשות עבור תדר הפלט, שינוי הפאזה ומחזור העבודה מוצגות על סמך מספר השעונים שנבחרו.
ציין תדר VCO	הפעל או כבה	מאפשר לך להגביל את תדר VCO לערך שצוין. זה שימושי בעת יצירת PLL עבור מצב חיצוני LVDS, או אם רצוי גודל שלב של שינוי פאזה דינמי ספציפי.
*נִמשָׁך…*

פָּרָמֶטֶר	ערך משפטי	תֵאוּר
תדר VCO (1)	—	• מתי אפשר פרמטרים של שעון פלט פיזי מופעל - מציג את תדר ה-VCO בהתבסס על הערכים עבור תדר שעון ייחוס, גורם הכפל (M-Counter), ו גורם חלוקה (N-מונה). • מתי אפשר פרמטרים של שעון פלט פיזי כבוי - מאפשר לך לציין את הערך המבוקש עבור תדר VCO. ערך ברירת המחדל הוא 600.0 מגה-הרץ.
תן שם גלובלי לשעון	הפעל או כבה	מאפשר לך לשנות את שם שעון הפלט.
שם השעון	—	שם השעון של המשתמש עבור אילוצי עיצוב סינופסיס (SDC).
תדר רצוי	—	מציין את תדר שעון הפלט של יציאת שעון הפלט המתאימה, outclk[], ב-MHz. ערך ברירת המחדל הוא 100.0 מגה-הרץ. ערכי המינימום והמקסימום תלויים במכשיר שבו נעשה שימוש. ה-PLL קורא רק את הספרות בששת המקומות העשרוניים הראשונים.
תדירות בפועל	—	מאפשר לך לבחור את תדר שעון הפלט בפועל מתוך רשימה של תדרים שניתן להשיג. ערך ברירת המחדל הוא התדר האפשרי הקרוב ביותר לתדר הרצוי.
יחידות פאזות	ps or מעלות	מציין את יחידת הסטת הפאזה עבור יציאת שעון הפלט המתאימה, outclk[], בפיקוסניות (ps) או מעלות.
שינוי שלב רצוי	—	מציין את הערך המבוקש עבור הסטת הפאזה. ערך ברירת המחדל הוא 0 נ.ב..
שינוי שלב בפועל	—	מאפשר לך לבחור את הסטת הפאזה בפועל מתוך רשימה של ערכי הסט שלב הניתנים להשגה. ערך ברירת המחדל הוא הסטת הפאזה הקרובה ביותר שניתן להשיג להיסט הפאזה הרצויה.
מחזור חובה רצוי	0.0–100.0	מציין את הערך המבוקש עבור מחזור העבודה. ערך ברירת המחדל הוא 50.0%.
מחזור חובה בפועל	—	מאפשר לך לבחור את מחזור העבודה בפועל מתוך רשימה של ערכי מחזור עבודה שניתן להשיג. ערך ברירת המחדל הוא מחזור העבודה האפשרי הקרוב ביותר למחזור העבודה הרצוי.
גורם הכפל (M-Counter) (2)	4–511	מציין את גורם הכפל של מונה M. הטווח החוקי של מונה M הוא 4–511. עם זאת, הגבלות על תדר ה-PFD המינימלי החוקי ותדר ה-VCO המקסימלי החוקי מגבילות את טווח המונה האפקטיבי של M ל-4-160.
גורם חלוקה (N-מונה) (2)	1–511	מציין את גורם החלוקה של מונה N. הטווח החוקי של מונה N הוא 1–511. עם זאת, הגבלות על תדר ה-PFD המינימלי החוקי מגבילות את הטווח האפקטיבי של מונה N ל-1-80.
גורם חלוקה (C-Counter) (2)	1–511	מציין את גורם החלוקת עבור שעון הפלט (מונה C).

פרמטר זה זמין רק כאשר הפעל פרמטרי שעון פלט פיזי כבוי.

פרמטר זה זמין רק כאשר הפעלת פרמטרי שעון פלט פיזי מופעל.

IOPLL IP Core Parameters - כרטיסיית הגדרות

טבלה 2. IOPLL IP Core Parameters – כרטיסיית הגדרות

פָּרָמֶטֶר	ערך משפטי	תֵאוּר
רוחב פס PLL מוגדר מראש	נָמוּך, בֵּינוֹנִי, או גָבוֹהַ	מציין את הגדרת רוחב הפס PLL מראש. בחירת ברירת המחדל היא נָמוּך.
איפוס אוטומטי של PLL	הפעל או כבה	מאפס אוטומטית את ה-PLL עם אובדן הנעילה.
צור clk קלט שני 'refclk1'	הפעל או כבה	הפעל כדי לספק שעון גיבוי המחובר ל-PLL שלך שיכול לעבור עם שעון הייחוס המקורי שלך.
תדר שעון ייחוס שני	—	בוחר את התדר של אות השעון המבוא השני. ערך ברירת המחדל הוא 100.0 מגה-הרץ. הערך המינימלי והמקסימלי תלוי במכשיר שבו נעשה שימוש.
צור אות 'active_clk' כדי לציין את שעון הקלט בשימוש	הפעל או כבה	הפעל כדי ליצור את הפלט activeclk. פלט activeclk מציין את שעון הקלט שנמצא בשימוש ה-PLL. אות פלט נמוך מציין refclk ואות פלט גבוה מציין refclk1.
צור אות 'clkbad' עבור כל אחד משעוני הקלט	הפעל או כבה	הפעל כדי ליצור שתי יציאות clkbad, אחת לכל שעון קלט. אות פלט נמוך מציין שהשעון פועל ואות פלט גבוה מציין שהשעון לא עובד.
מצב מעבר	מעבר אוטומטי, מעבר ידני, או מעבר אוטומטי עם עקיפה ידנית	מציין את מצב המעבר עבור יישום עיצוב. ה-IP תומך בשלושה מצבי מעבר: • אם תבחר ב מעבר אוטומטי במצב, מעגלי ה-PLL עוקבים אחר שעון הייחוס שנבחר. אם שעון אחד עוצר, המעגל עובר אוטומטית לשעון הגיבוי בכמה מחזורי שעון ומעדכן את אותות המצב, clkbad ו-activeclk. • אם תבחר ב מעבר ידני במצב, כאשר אות הבקרה, extswitch, משתנה מגבוה לוגית לנמוכה לוגית, ונשאר נמוך למשך שלושה מחזורי שעון לפחות, שעון הקלט עובר לשעון השני. ניתן להפיק את ה-extswitch מלוגיקה הליבה של FPGA או פיני קלט. • אם תבחר מעבר אוטומטי עם עקיפה ידנית במצב, כאשר אות ה-extswitch נמוך, הוא עוקף את פונקציית המתג האוטומטי. כל עוד ה-extswitch נשאר נמוך, פעולת מעבר נוספת נחסמת. כדי לבחור במצב זה, שני מקורות השעון שלך חייבים לפעול והתדירות של שני השעונים לא יכולה להיות שונה ביותר מ-20%. אם שני השעונים אינם על אותו תדר, אך הפרש התקופות שלהם הוא בטווח של 20%, בלוק זיהוי אובדן השעון יכול לזהות את השעון האבוד. ככל הנראה, ה-PLL יוצא מנעילה לאחר מעבר קלט שעון PLL וצריך זמן להינעל שוב.
עיכוב מעבר	0–7	מוסיף כמות מסוימת של עיכוב מחזור לתהליך המעבר. ערך ברירת המחדל הוא 0.
גישה ליציאת פלט PLL LVDS_CLK/LOADEN	נָכֶה, אפשר LVDS_CLK/ טען 0, או אפשר LVDS_CLK/ טען 0 & 1	לִבחוֹר הפעל את LVDS_CLK/LOADEN 0 or הפעל את LVDS_CLK/LOADEN 0 ו-1 כדי להפעיל את יציאת הפלט PLL lvds_clk או loaden. מפעיל פרמטר זה במקרה שה-PLL מזין בלוק LVDS SERDES עם PLL חיצוני. בעת שימוש ביציאות I/O PLL outclk עם יציאות LVDS, outclk[0..3] משמשות עבור יציאות lvds_clk[0,1] ו-loaden[0,1], ניתן להשתמש ב-outclk4 עבור יציאות coreclk.
אפשר גישה ליציאת הפלט של PLL DPA	הפעל או כבה	הפעל כדי להפעיל את יציאת הפלט PLL DPA.
*נִמשָׁך…*

פָּרָמֶטֶר	ערך משפטי	תֵאוּר
אפשר גישה ליציאת פלט שעון חיצוני PLL	הפעל או כבה	הפעל כדי להפעיל את יציאת פלט השעון החיצוני של PLL.
מציין באיזה outclk ישמש כמקור extclk_out[0]	C0 – C8	מציין את יציאת ה-outclk שתשמש כמקור extclk_out[0].
מציין באיזה outclk ישמש כמקור extclk_out[1]	C0 – C8	מציין את יציאת ה-outclk שתשמש כמקור extclk_out[1].

לשונית מדורגת

טבלה 3. פרמטרי ליבת IP של IOPLL – כרטיסייה מדורגת3

פָּרָמֶטֶר	ערך משפטי	תֵאוּר
צור אות 'התפזרות' כדי להתחבר עם PLL במורד הזרם	הפעל או כבה	הפעל כדי ליצור את יציאת cascade_out, מה שמציין ש-PLL זה הוא מקור ומתחבר עם PLL של יעד (בהמשך).
מציין באיזה outclk יש להשתמש כמקור מדורג	0–8	מציין את המקור המדורג.
צור אות adjpllin או cclk כדי להתחבר עם PLL במעלה הזרם	הפעל או כבה	הפעל כדי ליצור יציאת קלט, המציינת ש-PLL זה הוא יעד ומתחבר ל-PLL מקור (במעלה הזרם).

כרטיסיית הגדרה מחדש דינמית

טבלה 4. פרמטרי ליבת IP של IOPLL - כרטיסיית הגדרה מחדש דינמית

פָּרָמֶטֶר	ערך משפטי	תֵאוּר
אפשר הגדרה מחדש דינמית של PLL	הפעל או כבה	הפעל את הפעל את התצורה הדינמית מחדש של PLL זה (בשילוב עם ליבת PLL Reconfig Intel FPGA IP).
אפשר גישה ליציאות שינוי פאזה דינמיות	הפעל או כבה	הפעל את הפעלת ממשק העברת השלב הדינמי עם ה-PLL.
אפשרות ליצירת MIF (3)	לִיצוֹר MIF חדש File, הוסף תצורה ל-MIF קיים File, ו צור MIF File במהלך יצירת IP	צור ‎.mif חדש file המכיל את התצורה הנוכחית של ה-I/O PLL, או הוסף את התצורה הזו ל-.mif קיים file. אתה יכול להשתמש ב-.mif הזה file במהלך הגדרה מחדש דינמית כדי להגדיר מחדש את ה-I/O PLL להגדרות הנוכחיות שלו.
נתיב ל-MIF חדש file (4)	—	הזן את המיקום ו file שם ה-.mif החדש file להיווצר.
נתיב ל-MIF קיים file (5)	—	הזן את המיקום ו file שם ה-.mif הקיים file אתה מתכוון להוסיף.
*נִמשָׁך…*

פרמטר זה זמין רק כאשר הפעל הגדרה מחדש דינמית של PLL מופעל.

פרמטר זה זמין רק כאשר צור MIF חדש File נבחר בתור MIF Generation
אוֹפְּצִיָה.

פָּרָמֶטֶר	ערך משפטי	תֵאוּר
הפעל שינוי שלב דינמי עבור הזרמת MIF (3)	הפעל או כבה	הפעל כדי לאחסן מאפייני שינוי שלב דינמי עבור תצורה מחדש של PLL.
בחירת מונה DPS (6)	C0-C8, כל ג, or M	בוחר את המונה לעבור שינוי פאזה דינמי. M הוא מונה המשוב ו-C הוא המונים שלאחר קנה המידה.
מספר הזזות פאזה דינמיות (6)	1–7	בוחר את מספר מרווחי הסטת הפאזה. הגודל של תוספת של הסטת פאזה אחת שווה ל-1/8 מתקופת ה-VCO. ערך ברירת המחדל הוא 1.
כיוון שינוי שלב דינמי (6)	חִיוּבִי or שְׁלִילִי	קובע את כיוון הסטת הפאזה הדינמית לאחסון ב-PLL MIF.

פרמטר זה זמין רק כאשר הוסף תצורה ל-MIF קיים File נבחר כאפשרות יצירת MIF

IOPLL IP Core Parameters - כרטיסיית פרמטרים מתקדמים

טבלה 5. IOPLL IP Core Parameters – כרטיסיית פרמטרים מתקדמים

פָּרָמֶטֶר	ערך משפטי	תֵאוּר
פרמטרים מתקדמים	—	מציג טבלה של הגדרות PLL פיזיות שייושמו על סמך הקלט שלך.

תיאור פונקציונלי

I/O PLL היא מערכת בקרת תדרים המייצרת שעון פלט על ידי סנכרון עצמו לשעון קלט. ה-PLL משווה את הפרש הפאזה בין אות הכניסה לאות המוצא של כרךtagמתנד מבוקר אלקטרוני (VCO) ולאחר מכן מבצע סנכרון פאזה כדי לשמור על זווית פאזה קבועה (נעילה) על התדר של אות הקלט או הייחוס. הסנכרון או לולאת המשוב השלילי של המערכת מאלץ את ה-PLL להיות נעול פאזה.
אתה יכול להגדיר PLLs כמכפילי תדר, מחלקים, דמודולטורים, מחוללי מעקב או מעגלי שחזור שעון. אתה יכול להשתמש ב-PLLs כדי ליצור תדרים יציבים, לשחזר אותות מערוץ תקשורת רועש, או להפיץ אותות שעון לאורך העיצוב שלך.

אבני בניין של PLL

הבלוקים העיקריים של ה-I/O PLL הם גלאי תדר הפאזה (PFD), משאבת הטעינה, מסנן הלולאה, VCO ומונים, כגון מונה משוב (M), מונה קדם קנה מידה (N) ו-post- מונים קנה מידה (C). ארכיטקטורת ה-PLL תלויה במכשיר שבו אתה משתמש בעיצוב שלך.

פרמטר זה זמין רק כאשר Enable Dynamic Phase Shift עבור MIF Streaming מופעל.

ארכיטקטורת I/O PLL טיפוסית

המונחים הבאים משמשים בדרך כלל לתיאור ההתנהגות של PLL:
זמן נעילה של PLL - ידוע גם כזמן רכישת PLL. זמן נעילה של PLL הוא הזמן שבו ה-PLL ישיג את תדר היעד ויחסי הפאזה לאחר הדלקה, לאחר שינוי תדר פלט מתוכנת, או לאחר איפוס PLL. הערה: תוכנת סימולציה אינה מדגמנת זמן נעילה של PLL ריאלי. סימולציה מראה זמן נעילה מהיר בצורה לא מציאותית. למפרט זמן הנעילה בפועל, עיין בגיליון הנתונים של המכשיר.
רזולוציית PLL - ערך תוספת התדר המינימלי של PLL VCO. מספר הסיביות במונים M ו-N קובעים את ערך רזולוציית ה-PLL.
PLL sample rate - ה-FREF sampתדר ling הנדרש לביצוע תיקון הפאזה והתדר ב-PLL. ה-PLL sampשיעור le הוא fREF /N.

מנעול PLL

נעילת ה-PLL תלויה בשני אותות הכניסה בגלאי תדר הפאזה. אות הנעילה הוא פלט אסינכרוני של ה-PLLs. מספר המחזורים הנדרשים לשער את אות הנעילה תלוי בשעון כניסת ה-PLL אשר מפעיל את מעגל הנעילה המגודר. חלקו את זמן הנעילה המקסימלי של ה-PLL בפרק הזמן של שעון הקלט של ה-PLL כדי לחשב את מספר מחזורי השעון הנדרשים לשער את אות הנעילה.

מצבי פעולה

ליבת ה-IP IOPLL תומכת בשישה מצבי משוב שעון שונים. כל מצב מאפשר כפל וחילוק שעון, הסטת פאזה ותכנות מחזור עבודה.

שעוני פלט

ליבת ה-IP IOPLL יכולה ליצור עד תשעה אותות פלט שעון. אותות פלט השעון המופקים מפעילים את הליבה או את הבלוקים החיצוניים מחוץ לליבה.
אתה יכול להשתמש באות האיפוס כדי לאפס את ערך שעון הפלט ל-0 ולהשבית את שעוני הפלט של PLL.
לכל שעון פלט יש קבוצה של הגדרות מבוקשות שבהן ניתן לציין את הערכים הרצויים עבור תדר הפלט, שינוי הפאזה ומחזור העבודה. ההגדרות הרצויות הן ההגדרות שברצונך ליישם בעיצוב שלך.

הערכים בפועל עבור התדר, שינוי הפאזה ומחזור העבודה הם ההגדרות הקרובות ביותר (המקורב הטוב ביותר של ההגדרות הרצויות) שניתן ליישם במעגל ה-PLL.

החלפת שעון עזר

תכונת מעבר שעון הייחוס מאפשרת ל-PLL לעבור בין שני שעוני קלט ייחוס. השתמש בתכונה זו עבור יתירות שעון, או עבור יישום דומיין שעון כפול, כגון במערכת. המערכת יכולה להפעיל שעון מיותר אם השעון הראשי מפסיק לפעול.
באמצעות תכונת מעבר השעון הייחוס, אתה יכול לציין את התדר עבור שעון הקלט השני, ולבחור את המצב וההשהיה עבור המעבר.

לבלוק זיהוי אובדן השעון וההפניה לשעון יש את הפונקציות הבאות:

מנטר את מצב שעון הייחוס. אם שעון הייחוס נכשל, השעון עובר אוטומטית למקור קלט של שעון גיבוי. השעון מעדכן את מצב האותות clkbad ו-activeclk כדי להתריע על האירוע.
מחליף את שעון הייחוס הלוך ושוב בין שני תדרים שונים. השתמש באות ה-extswitch כדי לשלוט באופן ידני על פעולת המתג. לאחר שמתרחש מעבר, ה-PLL עלול לאבד את הנעילה באופן זמני ולעבור את תהליך החישוב.

PLL-to-PLL מדורג

אם אתה מדורג PLLs בעיצוב שלך, ה-PLL של המקור (במעלה הזרם) חייב להיות בעל הגדרת רוחב פס נמוך, בעוד שה-PLL של היעד (בהמשך) חייב להיות בעל הגדרת רוחב פס גבוה. במהלך מדורג, הפלט של PLL מקור משמש כשעון הייחוס (קלט) של PLL היעד. הגדרות רוחב הפס של PLL מדורגים חייבות להיות שונות. אם הגדרות רוחב הפס של ה-PLL המדורגים זהות, ה-PLLs המדורגים עשויים ampרעש שלב בתדרים מסוימים. מקור השעון המבוא של adjpllin משמש למעבר בין מדורגים בין PLL שברירי שבר.

נמלים

טבלה 6. יציאות ליבת IP של IOPLL

פָּרָמֶטֶר	סוּג	מַצָב	תֵאוּר
refclk	קֶלֶט	דָרוּשׁ	מקור השעון הייחוס המניע את ה-I/O PLL.
תחילה	קֶלֶט	דָרוּשׁ	יציאת האיפוס האסינכרוני עבור שעוני הפלט. הניע את היציאה הזו גבוה כדי לאפס את כל שעוני הפלט לערך של 0. עליך לחבר את היציאה הזו לאות הבקרה של המשתמש.
fbclk	קֶלֶט	אופציונלי	יציאת קלט המשוב החיצונית עבור ה-I/O PLL. ליבת ה-IP IOPLL יוצרת יציאה זו כאשר ה-I/O PLL פועל במצב משוב חיצוני או במצב חיץ אפס-השהייה. כדי להשלים את לולאת המשוב, חיבור ברמת הלוח חייב לחבר את יציאת fbclk ואת יציאת פלט השעון החיצוני של ה-I/O PLL.
fboutclk	תְפוּקָה	אופציונלי	היציאה שמזינה את יציאת fbclk דרך מעגל החיקוי. יציאת fboutclk זמינה רק אם ה-I/O PLL נמצא במצב משוב חיצוני.
zdbfbclk	דו-כיווני	אופציונלי	היציאה הדו-כיוונית המתחברת למעגל החיקוי. יציאה זו חייבת להתחבר לפין דו-כיווני המוצב על פין הפלט הייעודי למשוב חיובי של ה-I/O PLL. יציאת zdbfbclk זמינה רק אם ה-I/O PLL נמצא במצב חיץ אפס השהייה. כדי למנוע השתקפות אות בעת שימוש במצב חיץ אפס השהייה, אל תציב עקבות לוח על פין קלט/פלט דו-כיווני.
נָעוּל	תְפוּקָה	אופציונלי	ליבת ה-IP IOPLL מניעה את היציאה הזו גבוה כאשר ה-PLL רוכש נעילה. היציאה נשארת גבוהה כל עוד IOPLL נעול. ה-I/O PLL קובע את היציאה הנעילה כאשר השלבים והתדרים של שעון הייחוס ושעון המשוב הם
*נִמשָׁך…*

פָּרָמֶטֶר	סוּג	מַצָב	תֵאוּר
			זהה או בתוך סובלנות מעגל הנעילה. כאשר ההבדל בין שני אותות השעון חורג מסובלנות מעגל הנעילה, ה-I/O PLL מאבד את הנעילה.
refclk1	קֶלֶט	אופציונלי	מקור שעון ייחוס שני שמניע את תכונת ה-I/O PLL למעבר שעון.
extswitch	קֶלֶט	אופציונלי	הגדר את אות ה-extswitch נמוך (1'b0) למשך 3 מחזורי שעון לפחות כדי להחליף את השעון באופן ידני.
activeclk	תְפוּקָה	אופציונלי	אות פלט כדי לציין באיזה מקור שעון ייחוס נמצא בשימוש על ידי I/O PLL.
קלקבד	תְפוּקָה	אופציונלי	אות פלט המציין את המצב של מקור השעון הייחוס הוא טוב או רע.
cascade_out	תְפוּקָה	אופציונלי	אות פלט המוזן ל-PLL של קלט/פלט במורד הזרם.
adjpllin	קֶלֶט	אופציונלי	אות קלט המוזן מ-PLL של קלט/פלט במעלה הזרם.
outclk_[]	תְפוּקָה	אופציונלי	שעון פלט מ-I/O PLL.

IOPLL Intel FPGA IP Core מדריך למשתמש ארכיון

אם גרסת ליבת IP אינה רשומה, המדריך למשתמש עבור גרסת ליבת IP הקודמת חל

גרסת ליבת IP	מדריך למשתמש
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core מדריך למשתמש
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core מדריך למשתמש
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core מדריך למשתמש
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core מדריך למשתמש

מסמך היסטוריית תיקונים עבור IOPLL Intel FPGA IP Core Guide

גרסת מסמך	אינטל קווטוס® גרסת פריים	שינויים
2019.06.24	18.1	עדכן את התיאור עבור כניסות שעון ייעודיות ב- ארכיטקטורת I/O PLL טיפוסית תַרשִׁים.
2019.01.03	18.1	• עודכן את ה גישה ליציאת פלט PLL LVDS_CLK/LOADEN פרמטר ב- IOPLL IP Core Parameters - כרטיסיית הגדרות לוּחַ. • עדכן את התיאור עבור יציאת zdbfbclk ב- יציאות ליבת IP של IOPLL לוּחַ.
2018.09.28	18.1	• תיקן את התיאור עבור extswitch ב- יציאות ליבת IP של IOPLL לוּחַ. • שינו את שמות ליבות ה-IP הבאות בהתאם למיתוג מחדש של אינטל: — שינה את ליבת ה-IP של Altera IOPLL לליבה של Intel FPGA IP של IOPLL. - שינה את ליבת ה-IP של Altera PLL Reconfig ל-PLL Reconfig Intel FPGA IP core. — שינה את ליבת Arria 10 FPLL IP ל-fPLL Intel Arria 10/Cyclone 10 FPGA IP.

תַאֲרִיך	גִרְסָה	שינויים
יוני 2017	2017.06.16	• נוספה תמיכה בהתקני Intel Cyclone 10 GX. • מיתוג מחדש כ-Intel.
דצמבר 2016	2016.12.05	עודכן את התיאור של היציאה הראשונה של ליבת ה-IP.
יוני 2016	2016.06.23	• פרמטרי ליבת IP מעודכנים - טבלת כרטיסיית הגדרות. — עודכן את התיאור עבור מעבר ידני ומעבר אוטומטי עם פרמטרים של עקיפה ידנית. אות בקרת מעבר השעון פעיל נמוך. - עודכן את התיאור עבור פרמטר Delay מעבר. • מוני M ו-C מוגדרים עבור פרמטר בחירת מונה DPS בפרמטרים של ליבת IP - טבלת כרטיסיית קונפיגורציה דינמית. • שונה שם יציאת מעבר השעון מ-clkswitch ל-extswitch בדיאגרמת ארכיטקטורת I/O PLL טיפוסית.
מאי 2016	2016.05.02	פרמטרי ליבת IP מעודכנים - טבלת כרטיסיית קונפיגורציה דינמית.
מאי 2015	2015.05.04	עודכן את התיאור עבור אפשר גישה לפרמטר יציאת פלט PLL LVDS_CLK/LOADEN בפרמטרי ליבת IP - טבלת כרטיסיית הגדרות. נוסף קישור לממשק האותות בין Altera IOPLL ו-Altera LVDS SERDES IP Cores בטבלת I/O ו-High Speed I/O ב-Arria 10 Devices.
אוגוסט 2014	2014.08.18	שחרור ראשוני.

מסמכים / משאבים

Intel UG-01155 IOPLL FPGA IP Core [pdfמדריך למשתמש
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

הפניות

מדריך למשתמש

Intel UG-01155 IOPLL FPGA IP Core

IOPLL Intel® FPGA IP Core מדריך למשתמש