IP-ядро Intel UG-01155 IOPLL FPGA
Обновлено для Intel® Quartus® Prime Design Suite: 18.1
Руководство пользователя IOPLL Intel® FPGA IP Core
IP-ядро IOPLL Intel® FPGA позволяет настраивать параметры PLL ввода-вывода Intel Arria® 10 и Intel Cyclone® 10 GX.
IP-ядро IOPLL поддерживает следующие функции:
- Поддерживает шесть различных режимов тактовой обратной связи: прямой, внешний, нормальный, синхронный с источником, буфер с нулевой задержкой и режим LVDS.
- Генерирует до девяти выходных тактовых сигналов для устройств Intel Arria 10 и Intel CycloneM 10 GX.
- Переключение между двумя эталонными входными часами.
- Поддерживает смежный вход PLL (adjpllin) для соединения с вышестоящим PLL в каскадном режиме PLL.
- Генерирует инициализацию памяти File (.mif) и позволяет динамическую реконфигурацию PLL.
- Поддерживает динамический фазовый сдвиг PLL.
Сопутствующая информация
- Введение в IP-ядра Intel FPGA
Предоставляет дополнительную информацию об IP-ядрах Intel FPGA и редакторе параметров. - Режимы работы на стр. 9
- Выходные часы на стр. 10
- Переключение эталонных часов на стр. 10
- Каскадирование PLL-to-PLL на стр. 11
- Архив руководства пользователя IP ядра IOPLL Intel FPGA на стр. 12
Содержит список руководств пользователя для предыдущих версий IP-ядра IOPLL Intel FPGA.
Поддержка семейства устройств
IP-ядро IOPLL поддерживает только семейства устройств Intel Arria 10 и Intel Cyclone 10 GX.
Параметры ядра IP IOPLL
Редактор основных параметров IP IOPLL появляется в категории PLL каталога IP.
| Параметр | Юридическая ценность | Описание |
| Семейство устройств | Интел Аррия 10, Интел
Циклон 10 GX |
Указывает семейство устройств. |
| Компонент | — | Указывает целевое устройство. |
| Скоростной класс | — | Указывает класс скорости для целевого устройства. |
| Режим ФАПЧ | Целое-N ПЛЛ | Определяет режим, используемый для IP-ядра IOPLL. Единственный законный выбор Целочисленный-N PLL. Если вам нужен дробный PLL, вы должны использовать IP-ядро fPLL Intel Arria 10/Cyclone 10 FPGA. |
| Опорная тактовая частота | — | Определяет входную частоту для входного тактового сигнала refclk в МГц. Значение по умолчанию 100.0 МГц. Минимальное и максимальное значение зависит от выбранного устройства. |
| Включить заблокированный выходной порт | Включить или выключить | Включите, чтобы включить заблокированный порт. |
| Включить параметры физических выходных часов | Включить или выключить | Включите, чтобы ввести параметры физического счетчика PLL вместо указания желаемой выходной тактовой частоты. |
| Режим работы | прямой, внешняя обратная связь, нормальный, источник синхронный, буфер с нулевой задержкой, или lvds | Определяет работу PLL. Операция по умолчанию прямой
режим. • Если вы выберете прямой В режиме PLL минимизируется длина пути обратной связи, чтобы обеспечить наименьший возможный джиттер на выходе PLL. Выходы внутренних и внешних часов PLL сдвинуты по фазе относительно входа часов PLL. В этом режиме PLL не компенсирует никакие тактовые сети. • Если вы выберете нормальный режиме PLL компенсирует задержку внутренней тактовой сети, используемой тактовым выходом. Если PLL также используется для управления выводом внешнего тактового сигнала, происходит соответствующий фазовый сдвиг сигнала на выводе вывода. • Если вы выберете источник синхронный В этом режиме задержка тактового сигнала от вывода до входного регистра ввода-вывода соответствует задержке данных от вывода до входного регистра ввода-вывода. • Если вы выберете внешняя обратная связь режиме, вы должны подключить входной порт fbclk к входному контакту. Соединение на уровне платы должно соединять как входной контакт, так и порт вывода внешнего тактового сигнала, fboutclk. Порт fbclk выровнен с входными часами. • Если вы выберете буфер с нулевой задержкой В этом режиме PLL должен подавать сигнал на вывод внешнего тактового сигнала и компенсировать задержку, вносимую этим выводом. Сигнал, наблюдаемый на выводе, синхронизируется с входными часами. Выход часов PLL подключается к порту altbidir и управляет zdbfbclk в качестве выходного порта. Если PLL также управляет внутренней тактовой сетью, происходит соответствующий фазовый сдвиг этой сети. • Если вы выберете lvds режиме, то же самое соотношение данных и тактовой синхронизации контактов во внутреннем регистре захвата SERDES сохраняется. Этот режим компенсирует задержки в тактовой сети LVDS, а также между контактом данных и входным контактом тактового сигнала и путями регистров захвата SERDES. |
| Количество часов | 1–9 | Определяет количество выходных тактовых импульсов, необходимых для каждого устройства в схеме PLL. Запрошенные настройки выходной частоты, фазового сдвига и коэффициента заполнения отображаются в зависимости от количества выбранных тактовых импульсов. |
| Задайте частоту VCO | Включить или выключить | Позволяет ограничить частоту VCO указанным значением. Это полезно при создании PLL для внешнего режима LVDS или если требуется определенный размер шага динамического фазового сдвига. |
| продолжение… | ||
| Параметр | Юридическая ценность | Описание |
| Частота ГУН (1) | — | • Когда Включить параметры физических выходных часов включен — отображает частоту VCO на основе значений для Опорная тактовая частота, Коэффициент умножения (M-счетчик), и Коэффициент деления (N-счетчик).
• Когда Включить параметры физических выходных часов выключен — позволяет указать требуемое значение частоты ГУН. Значение по умолчанию 600.0 МГц. |
| Дайте часам глобальное имя | Включить или выключить | Позволяет переименовать имя выходных часов. |
| Название часов | — | Имя часов пользователя для Synopsis Design Constraints (SDC). |
| Желаемая частота | — | Определяет выходную тактовую частоту соответствующего выходного тактового порта, outclk[], в МГц. Значение по умолчанию 100.0 МГц. Минимальное и максимальное значения зависят от используемого устройства. PLL считывает только первые шесть знаков после запятой. |
| Фактическая частота | — | Позволяет выбрать фактическую выходную тактовую частоту из списка доступных частот. Значением по умолчанию является ближайшая достижимая частота к желаемой частоте. |
| Единицы фазового сдвига | ps or градусы | Определяет единицу фазового сдвига для соответствующего выходного тактового порта,
outclk[], в пикосекундах (пс) или градусах. |
| Желаемый фазовый сдвиг | — | Определяет запрошенное значение фазового сдвига. Значение по умолчанию
0 ps. |
| Фактический фазовый сдвиг | — | Позволяет вам выбрать фактический фазовый сдвиг из списка достижимых значений фазового сдвига. Значением по умолчанию является ближайший достижимый фазовый сдвиг к желаемому фазовому сдвигу. |
| Желаемый рабочий цикл | 0.0–100.0 | Указывает запрошенное значение рабочего цикла. Значение по умолчанию
50.0%. |
| Фактический рабочий цикл | — | Позволяет выбрать фактический рабочий цикл из списка достижимых значений рабочего цикла. Значением по умолчанию является ближайший достижимый рабочий цикл к желаемому рабочему циклу. |
| Коэффициент умножения (M-счетчик)
(2) |
4–511 | Определяет коэффициент умножения М-счетчика.
Допустимый диапазон счетчика M: 4–511. Однако ограничения на минимальную разрешенную частоту PFD и максимальную допустимую частоту VCO ограничивают эффективный диапазон счетчика M до 4–160. |
| Коэффициент деления (N-счетчик) (2) | 1–511 | Определяет коэффициент деления N-счетчика.
Допустимый диапазон счетчика N: 1–511. Однако ограничения на минимальную допустимую частоту PFD ограничивают эффективный диапазон счетчика N до 1–80. |
| Фактор деления (C-счетчик) (2) | 1–511 | Задает коэффициент деления для выходных тактовых импульсов (C-счетчик). |
- Этот параметр доступен только в том случае, если параметр Включить физические выходные параметры синхронизации выключен.
- Этот параметр доступен только в том случае, если включен параметр «Включить параметры физических выходных часов».
Параметры IP-ядра IOPLL — вкладка «Настройки»
Таблица 2. Параметры IP-ядра IOPLL – вкладка «Настройки»
| Параметр | Юридическая ценность | Описание |
| Предустановка полосы пропускания PLL | Низкий, Середина, или Высокий | Определяет предустановленную настройку полосы пропускания PLL. Выбор по умолчанию
Низкий. |
| Автоматический сброс PLL | Включить или выключить | Автоматически сбрасывает PLL при потере блокировки. |
| Создайте второй вход clk 'refclk1' | Включить или выключить | Включите, чтобы обеспечить резервные часы, подключенные к вашей PLL, которые могут переключаться с исходными эталонными часами. |
| Вторая опорная тактовая частота | — | Выбирает частоту второго входного тактового сигнала. Значение по умолчанию 100.0 МГц. Минимальное и максимальное значение зависит от используемого устройства. |
| Создайте сигнал «active_clk», чтобы указать используемые входные часы. | Включить или выключить | Включите, чтобы создать вывод activeclk. Выход activeclk показывает входной тактовый сигнал, который используется PLL. Низкий уровень выходного сигнала указывает на refclk, а высокий уровень выходного сигнала указывает на refclk1. |
| Создайте сигнал «clkbad» для каждого из входных часов | Включить или выключить | Включите, чтобы создать два выхода clkbad, по одному для каждого входного тактового сигнала. Низкий уровень выходного сигнала указывает на то, что часы работают, а высокий уровень выходного сигнала указывает на то, что часы не работают. |
| Режим переключения | Автоматическое переключение, Ручное переключение, или Автоматическое переключение с ручным дублированием | Определяет режим переключения для дизайнерского приложения. IP поддерживает три режима переключения:
• Если вы выберете Автоматическое переключение В этом режиме схема PLL отслеживает выбранный эталонный тактовый сигнал. Если один из часов останавливается, схема автоматически переключается на резервные часы через несколько тактов и обновляет сигналы состояния clkbad и activeclk. • Если вы выберете Ручное переключение В режиме, когда управляющий сигнал, extswitch, изменяется с высокого логического уровня на низкий логический уровень и остается низким в течение как минимум трех тактов, входные часы переключаются на другие часы. Внешний переключатель может быть сгенерирован из основной логики FPGA или входного вывода. • Если вы выберете Автоматическое переключение с ручным дублированием режиме, когда сигнал внешнего переключателя низкий, он отменяет функцию автоматического переключения. Пока extswitch остается низким, дальнейшие действия по переключению заблокированы. Чтобы выбрать этот режим, должны работать два источника тактовых импульсов, а частота двух тактовых импульсов не может отличаться более чем на 20%. Если оба тактовых генератора находятся на разной частоте, но разница их периодов не превышает 20%, блок обнаружения потери тактового сигнала может обнаружить потерянный тактовый сигнал. PLL, скорее всего, выходит из блокировки после переключения тактового входа PLL, и ему нужно время, чтобы снова зафиксироваться. |
| Задержка переключения | 0–7 | Добавляет определенную задержку цикла к процессу переключения. Значение по умолчанию — 0. |
| Доступ к выходному порту PLL LVDS_CLK/LOADEN | Неполноценный, Включить LVDS_CLK/ ЗАГРУЗИТЬ 0, или
Включить LVDS_CLK/ ЗАГРУЗИТЬ 0 & 1 |
Выбирать Включить LVDS_CLK/LOADEN 0 or Включить LVDS_CLK/LOADEN 0 и 1 чтобы включить PLL lvds_clk или загрузить выходной порт. Включает этот параметр в случае, если PLL подает блок LVDS SERDES с внешним PLL.
При использовании портов outclk I/O PLL с портами LVDS outclk[0..3] используются для портов lvds_clk[0,1] и loaden[0,1], outclk4 может использоваться для портов coreclk. |
| Разрешить доступ к выходному порту PLL DPA | Включить или выключить | Включите, чтобы включить выходной порт PLL DPA. |
| продолжение… | ||
| Параметр | Юридическая ценность | Описание |
| Включить доступ к порту вывода внешних часов PLL | Включить или выключить | Включите, чтобы включить порт вывода внешних часов PLL. |
| Указывает, какой outclk будет использоваться в качестве источника extclk_out[0] | C0 – C8 | Указывает порт outclk, который будет использоваться в качестве источника extclk_out[0]. |
| Указывает, какой outclk будет использоваться в качестве источника extclk_out[1] | C0 – C8 | Указывает порт outclk, который будет использоваться в качестве источника extclk_out[1]. |
Каскадная вкладка
Табл. 3. Параметры ядра IP IOPLL — Cascading Tab3
| Параметр | Юридическая ценность | Описание |
| Создайте каскадный выходной сигнал для соединения с нижестоящим PLL. | Включить или выключить | Включите, чтобы создать порт cascade_out, который указывает, что этот PLL является источником и соединяется с целевым (нисходящим) PLL. |
| Указывает, какой outclk будет использоваться в качестве каскадного источника | 0–8 | Определяет каскадный источник. |
| Создайте сигнал adjpllin или cclk для соединения с вышестоящим PLL. | Включить или выключить | Включите, чтобы создать входной порт, который указывает, что этот PLL является целевым и соединяется с исходным (восходящим) PLL. |
Вкладка динамической реконфигурации
Табл. 4. Параметры IP-ядра IOPLL — вкладка «Динамическая реконфигурация»
| Параметр | Юридическая ценность | Описание |
| Включить динамическую реконфигурацию PLL | Включить или выключить | Включите динамическую реконфигурацию этого PLL (в сочетании с PLL Reconfig Intel FPGA IP core). |
| Разрешить доступ к портам с динамическим фазовым сдвигом | Включить или выключить | Включите, чтобы включить интерфейс динамического фазового сдвига с PLL. |
| Вариант генерации MIF (3) | Генерировать Новый МИФ File, Добавить конфигурацию в существующий MIF File, и Создать файл MIF File во время генерации IP | Либо создайте новый .mif file содержащий текущую конфигурацию PLL ввода-вывода, или добавить эту конфигурацию в существующий .mif file. Вы можете использовать этот .mif file во время динамической реконфигурации, чтобы перенастроить PLL ввода-вывода на его текущие настройки. |
| Путь к новому MIF file (4) | — | Введите местоположение и file имя нового .mif file быть созданным. |
| Путь к существующему MIF file (5) | — | Введите местоположение и file имя существующего .mif file вы намерены добавить к. |
| продолжение… | ||
- Этот параметр доступен, только если включена опция Разрешить динамическую реконфигурацию PLL.
- Этот параметр доступен только при создании нового MIF. File выбран в качестве поколения MIF
Вариант.Параметр Юридическая ценность Описание Включить динамический фазовый сдвиг для потоковой передачи MIF (3) Включить или выключить Включите, чтобы сохранить свойства динамического фазового сдвига для реконфигурации PLL. Выбор счетчика ДПС (6) C0 – C8, Все C, or M
Выбирает счетчик для динамического фазового сдвига. M — счетчик обратной связи, а C — счетчики после весов. Количество динамических фазовых сдвигов (6) 1–7 Выбирает количество приращений фазового сдвига. Размер одного шага фазового сдвига равен 1/8 периода ГУН. Значение по умолчанию 1. Направление динамического фазового сдвига (6) Положительный or Отрицательно
Определяет направление динамического фазового сдвига для сохранения в MIF PLL. - Этот параметр доступен только при добавлении конфигурации к существующему MIF. File выбран в качестве параметра генерации MIF
Параметры ядра IP IOPLL — вкладка «Дополнительные параметры»
Табл. 5. Параметры ядра IP IOPLL — вкладка «Дополнительные параметры»
| Параметр | Юридическая ценность | Описание |
| Расширенные параметры | — | Отображает таблицу физических настроек PLL, которые будут реализованы на основе вашего ввода. |
Функциональное описание
- PLL ввода-вывода представляет собой систему управления частотой, которая генерирует выходные часы, синхронизируя себя с входными часами. PLL сравнивает разность фаз между входным сигналом и выходным сигналом vol.tagгенератор с электронным управлением (VCO), а затем выполняет фазовую синхронизацию для поддержания постоянного фазового угла (фиксации) на частоте входного или опорного сигнала. Синхронизация или отрицательная обратная связь системы заставляют PLL синхронизироваться по фазе.
- Вы можете настроить PLL как умножители частоты, делители, демодуляторы, следящие генераторы или схемы восстановления тактового сигнала. Вы можете использовать PLL для генерации стабильных частот, восстановления сигналов из зашумленного канала связи или распределения тактовых сигналов по всему устройству.
Строительные блоки PLL
Основными блоками ФАПЧ ввода-вывода являются фазово-частотный детектор (PFD), подкачивающий насос, контурный фильтр, ГУН и счетчики, такие как счетчик обратной связи (M), счетчик перед масштабированием (N) и счетчик пост-масштабирования. счетчики весов (С). Архитектура PLL зависит от устройства, которое вы используете в своем проекте.
Этот параметр доступен, только если включен параметр «Включить динамический фазовый сдвиг для потоковой передачи MIF».
Типичная архитектура PLL ввода/вывода
- Следующие термины обычно используются для описания поведения PLL:
Время синхронизации PLL — также известное как время захвата PLL. Время блокировки PLL — это время, в течение которого PLL достигает заданной частоты и соотношения фаз после включения питания, после запрограммированного изменения выходной частоты или после сброса PLL. Примечание. Программное обеспечение для моделирования не моделирует реалистичное время блокировки PLL. Моделирование показывает нереально быстрое время блокировки. Фактическую спецификацию времени блокировки см. в техническом описании устройства. - Разрешение PLL — минимальное значение приращения частоты ГУН PLL. Количество битов в счетчиках M и N определяет значение разрешения PLL.
- PLL сample rate — FREF сampчастота, необходимая для выполнения фазовой и частотной коррекции в PLL. PLL сampскорость равна fREF/N.
Блокировка ФАПЧ
Блокировка PLL зависит от двух входных сигналов фазово-частотного детектора. Сигнал блокировки является асинхронным выходом PLL. Количество циклов, необходимых для стробирования сигнала блокировки, зависит от входного тактового сигнала PLL, который тактирует схему стробируемой блокировки. Разделите максимальное время блокировки PLL на период входного тактового сигнала PLL, чтобы рассчитать количество тактовых циклов, необходимых для стробирования сигнала блокировки.
Режимы работы
IP-ядро IOPLL поддерживает шесть различных режимов тактовой обратной связи. Каждый режим позволяет выполнять умножение и деление тактовых импульсов, фазовый сдвиг и программирование рабочего цикла.
Выходные часы
- IP-ядро IOPLL может генерировать до девяти выходных тактовых сигналов. Сгенерированные выходные тактовые сигналы тактируют ядро или внешние блоки вне ядра.
- Вы можете использовать сигнал сброса, чтобы сбросить значение выходных часов на 0 и отключить выходные часы PLL.
- Каждый выходной тактовый генератор имеет набор запрошенных настроек, где вы можете указать желаемые значения выходной частоты, фазового сдвига и коэффициента заполнения. Желаемые настройки — это настройки, которые вы хотите реализовать в своем дизайне.
- Фактические значения частоты, фазового сдвига и коэффициента заполнения являются ближайшими настройками (наиболее приближенными к желаемым настройкам), которые могут быть реализованы в схеме ФАПЧ.
Переключение опорных часов
Функция переключения опорного тактового сигнала позволяет PLL переключаться между двумя опорными входными тактовыми импульсами. Используйте эту функцию для резервирования часов или для доменного приложения с двумя часами, например, в системе. Система может включить резервные часы, если основные часы перестают работать.
Используя функцию переключения эталонных тактовых импульсов, вы можете указать частоту для вторых входных тактовых импульсов, а также выбрать режим и задержку для переключения.
Блок обнаружения потери тактовой частоты и переключения эталонной тактовой частоты выполняет следующие функции:
- Отслеживает состояние опорных часов. Если опорные часы выходят из строя, часы автоматически переключаются на резервный источник входных часов. Часы обновляют статус сигналов clkbad и activeclk, чтобы предупредить о событии.
- Переключает эталонные часы назад и вперед между двумя разными частотами. Используйте сигнал внешнего переключателя для ручного управления действием переключателя. После того, как произойдет переключение, PLL может временно потерять синхронизацию и пройти процесс расчета.
Каскадирование PLL-to-PLL
Если вы каскадируете PLL в своем проекте, исходная (восходящая) PLL должна иметь настройку с низкой пропускной способностью, а целевая (нисходящая) PLL должна иметь настройку с высокой пропускной способностью. Во время каскадирования выход исходной PLL служит эталонным тактовым сигналом (входом) целевой PLL. Настройки полосы пропускания каскадных PLL должны быть разными. Если настройки полосы пропускания каскадных PLL одинаковы, каскадные PLL могут ampУменьшить фазовый шум на определенных частотах. Источник тактового сигнала на входе adjpllin используется для каскадирования между дробными PLL с дробной структурой.
Порты
Таблица 6. Основные порты IP IOPLL
| Параметр | Тип | Состояние | Описание |
| ссылка | Вход | Необходимый | Источник эталонного тактового сигнала, который управляет PLL ввода-вывода. |
| первый | Вход | Необходимый | Порт асинхронного сброса для выходных часов. Установите на этом порте высокий уровень, чтобы сбросить все выходные часы до значения 0. Вы должны подключить этот порт к сигналу управления пользователя. |
| fbclk | Вход | Необязательный | Входной порт внешней обратной связи для PLL ввода/вывода.
IP-ядро IOPLL создает этот порт, когда PLL ввода-вывода работает в режиме внешней обратной связи или в режиме буфера с нулевой задержкой. Чтобы завершить цикл обратной связи, соединение на уровне платы должно соединять порт fbclk и порт вывода внешнего тактового сигнала PLL ввода-вывода. |
| fboutclk | Выход | Необязательный | Порт, который питает порт fbclk через мнемосхему.
Порт fboutclk доступен, только если PLL ввода-вывода находится в режиме внешней обратной связи. |
| zdbfbclk | двунаправленная | Необязательный | Двунаправленный порт, который соединяется со схемой мнемосхемы. Этот порт должен подключаться к двунаправленному контакту, расположенному на выделенном выходном контакте положительной обратной связи PLL ввода-вывода.
Порт zdbfbclk доступен, только если PLL ввода-вывода находится в режиме буфера с нулевой задержкой. Чтобы избежать отражения сигнала при использовании режима буфера с нулевой задержкой, не размещайте дорожки платы на двунаправленном контакте ввода/вывода. |
| заперт | Выход | Необязательный | IP-ядро IOPLL переводит этот порт в высокий уровень, когда PLL получает блокировку. Порт остается высоким, пока IOPLL заблокирован. PLL ввода-вывода устанавливает заблокированный порт, когда фазы и частоты опорного тактового сигнала и тактового сигнала обратной связи совпадают. |
| продолжение… | |||
| Параметр | Тип | Состояние | Описание |
| то же самое или в пределах допуска схемы блокировки. Когда разница между двумя тактовыми сигналами превышает допуск схемы синхронизации, PLL ввода-вывода теряет синхронизацию. | |||
| refclk1 | Вход | Необязательный | Второй опорный источник тактового сигнала, который управляет PLL ввода-вывода для функции переключения тактового сигнала. |
| внешний переключатель | Вход | Необязательный | Установите низкий уровень сигнала внешнего переключателя (1'b0) как минимум на 3 такта, чтобы вручную переключить часы. |
| активклк | Выход | Необязательный | Выходной сигнал, указывающий, какой источник эталонного тактового сигнала используется PLL ввода-вывода. |
| Клкбад | Выход | Необязательный | Выходной сигнал, указывающий на хорошее или плохое состояние источника эталонного тактового сигнала. |
| каскад_выход | Выход | Необязательный | Выходной сигнал, подаваемый на нижестоящий PLL ввода/вывода. |
| аджпллин | Вход | Необязательный | Входной сигнал, поступающий от вышестоящего PLL ввода-вывода. |
| outclk_[] | Выход | Необязательный | Выходные часы от I/O PLL. |
Архив руководства пользователя IOPLL Intel FPGA IP Core
Если версия ядра IP отсутствует в списке, применяется руководство пользователя для предыдущей версии ядра IP.
| Версия IP-ядра | Руководство пользователя |
| 17.0 | Контур фазовой автоподстройки частоты Altera I/O (Altera IOPLL) IP Core User Guide |
| 16.1 | Контур фазовой автоподстройки частоты Altera I/O (Altera IOPLL) IP Core User Guide |
| 16.0 | Контур фазовой автоподстройки частоты Altera I/O (Altera IOPLL) IP Core User Guide |
| 15.0 | Контур фазовой автоподстройки частоты Altera I/O (Altera IOPLL) IP Core User Guide |
История изменений документа для руководства пользователя IOPLL Intel FPGA IP Core
| Версия документа | Интел Квартус® Основная версия | Изменения |
| 2019.06.24 | 18.1 | Обновлено описание выделенных тактовых входов в Типичная архитектура PLL ввода/вывода диаграмма. |
| 2019.01.03 | 18.1 | • Обновлен Доступ к выходному порту PLL LVDS_CLK/LOADEN
параметр в Параметры IP-ядра IOPLL — вкладка «Настройки» стол. • Обновлено описание порта zdbfbclk в Основные IP-порты IOPLL стол. |
| 2018.09.28 | 18.1 | • Исправлено описание extswitch в Основные IP-порты IOPLL
стол. • Переименованы следующие IP-ядра в соответствии с ребрендингом Intel: — IP-ядро Altera IOPLL заменено на IP-ядро IOPLL Intel FPGA. — Изменено IP-ядро Altera PLL Reconfig на IP-ядро PLL Reconfig Intel FPGA. — IP-ядро Arria 10 FPLL заменено на IP-ядро fPLL Intel Arria 10/Cyclone 10 FPGA. |
| Дата | Версия | Изменения |
| Июнь 2017 г. | 2017.06.16 | • Добавлена поддержка устройств Intel Cyclone 10 GX.
• Переименован в Intel. |
| Декабрь 2016 г. | 2016.12.05 | Обновлено описание первого порта IP-ядра. |
| Июнь 2016 г. | 2016.06.23 | • Обновлены параметры IP Core – таблица вкладки «Настройки».
— Обновлено описание параметров «Ручное переключение» и «Автоматическое переключение с ручным дублированием». Сигнал управления переключением тактовых импульсов имеет активный низкий уровень. — Обновлено описание параметра «Задержка переключения». • Определены счетчики M и C для параметра «Выбор счетчика DPS» в таблице «Параметры IP-ядра» — вкладка «Динамическая реконфигурация». • Изменено имя порта переключения часов с clkswitch на extswitch на схеме типовой архитектуры PLL ввода-вывода. |
| Май 2016 г. | 2016.05.02 | Обновленные параметры ядра IP — таблица вкладки «Динамическая реконфигурация». |
| Май 2015 г. | 2015.05.04 | Обновлено описание параметра «Включить доступ к выходному порту PLL LVDS_CLK/LOADEN» в таблице «Параметры ядра IP — вкладка «Настройки». Добавлена ссылка на интерфейс сигналов между IP-ядрами Altera IOPLL и Altera LVDS SERDES в главе «Ввод-вывод и высокоскоростной ввод-вывод в устройствах Arria 10». |
| Август 2014 г. | 2014.08.18 | Первоначальный выпуск. |
Документы/Ресурсы
 |
IP-ядро Intel UG-01155 IOPLL FPGA [pdf] Руководство пользователя UG-01155 IP-ядро IOPLL FPGA, UG-01155, IP-ядро IOPLL FPGA, IP-ядро FPGA |
