intel UG-01155 IOPLL FPGA IP branduolys
Atnaujinta „Intel® Quartus® Prime Design Suite“: 18.1
IOPLL Intel® FPGA IP Core vartotojo vadovas
IOPLL Intel® FPGA IP branduolys leidžia konfigūruoti Intel Arria® 10 ir Intel Cyclone® 10 GX I/O PLL nustatymus.
IOPLL IP branduolys palaiko šias funkcijas:
- Palaiko šešis skirtingus laikrodžio grįžtamojo ryšio režimus: tiesioginį, išorinį grįžtamąjį ryšį, įprastą, šaltinio sinchroninį, nulinio vėlavimo buferį ir LVDS režimą.
- Sukuria iki devynių laikrodžio išvesties signalų Intel Arria 10 ir Intel CycloneM 10 GX įrenginiams.
- Perjungia du atskaitos įvesties laikrodžius.
- Palaiko gretimą PLL (adjpllin) įvestį, kad būtų galima prisijungti prie PLL PLL kaskadiniu režimu.
- Sugeneruoja atminties inicijavimą File (.mif) ir leidžia PLL dynamicV reconfiguration.
- Palaiko PLL dinaminį fazės poslinkį.
Susijusi informacija
- Įvadas į Intel FPGA IP branduolius
Pateikiama daugiau informacijos apie Intel FPGA IP branduolius ir parametrų rengyklę. - Veikimo režimai 9 puslapyje
- Išvesties laikrodžiai 10 puslapyje
- Nuoroda Laikrodžio perjungimas 10 puslapyje
- Kaskados iš PLL į PLL 11 puslapyje
- IOPLL Intel FPGA IP Core vartotojo vadovo archyvai 12 puslapyje
Pateikiamas ankstesnių IOPLL Intel FPGA IP branduolio versijų vartotojo vadovų sąrašas.
Įrenginio šeimos palaikymas
IOPLL IP branduolys palaiko tik Intel Arria 10 ir Intel Cyclone 10 GX įrenginių šeimas.
IOPLL IP pagrindiniai parametrai
IOPLL IP pagrindinių parametrų rengyklė rodoma IP katalogo PLL kategorijoje.
| Parametras | Teisinė vertė | Aprašymas |
| Įrenginių šeima | Intel Arria 10, Intel
Ciklonas 10 GX |
Nurodo įrenginių šeimą. |
| Komponentas | — | Nurodo tikslinį įrenginį. |
| Greičio klasė | — | Nurodo tikslinio įrenginio greičio laipsnį. |
| PLL režimas | Sveikasis skaičius-N PLL | Nurodo režimą, naudojamą IOPLL IP branduoliui. Vienintelė teisėta atranka yra Sveikasis skaičius-N PLL. Jei jums reikia trupmeninio PLL, turite naudoti fPLL Intel Arria 10/Cyclone 10 FPGA IP branduolį. |
| Atskaitos laikrodžio dažnis | — | Nurodo įvesties laikrodžio įvesties dažnį refclk MHz. Numatytoji reikšmė yra 100.0 MHz. Mažiausia ir didžiausia vertė priklauso nuo pasirinkto įrenginio. |
| Įgalinti užrakintą išvesties prievadą | Įjungti arba išjungti | Įjunkite, kad įjungtumėte užrakintą prievadą. |
| Įgalinti fizinio išvesties laikrodžio parametrus | Įjungti arba išjungti | Įjunkite, kad įvestumėte fizinius PLL skaitiklio parametrus, o ne nurodytumėte norimą išėjimo laikrodžio dažnį. |
| Veikimo režimas | tiesioginis, išorinis grįžtamasis ryšys, normalus, šaltinis sinchroninis, nulinio uždelsimo buferis, arba lvds | Nurodo PLL veikimą. Numatytoji operacija yra tiesioginis
režimu. • Jei pasirinksite tiesioginis režimu, PLL sumažina grįžtamojo ryšio kelio ilgį, kad sukeltų mažiausią įmanomą virpėjimą PLL išvestyje. PLL vidinio ir išorinio laikrodžio išėjimai yra faziškai perkeliami PLL laikrodžio įvesties atžvilgiu. Šiuo režimu PLL nekompensuoja jokių laikrodžių tinklų. • Jei pasirinksite normalus režimu, PLL kompensuoja vidinio laikrodžio tinklo, naudojamo laikrodžio išvesties, delsą. Jei PLL taip pat naudojamas išoriniam laikrodžio išvesties kaiščiui valdyti, įvyksta atitinkamas signalo fazės poslinkis išvesties kaištyje. • Jei pasirinksite šaltinis sinchroninis režimu, laikrodžio delsa nuo kaiščio iki I/O įvesties registro atitinka duomenų delsą nuo kaiščio iki I/O įvesties registro. • Jei pasirinksite išorinis grįžtamasis ryšys režimu, turite prijungti fbclk įvesties prievadą prie įvesties kaiščio. Plokštės lygio jungtis turi prijungti ir įvesties kaištį, ir išorinį laikrodžio išvesties prievadą, fboutclk. Fbclk prievadas yra suderintas su įvesties laikrodžiu. • Jei pasirinksite nulinio uždelsimo buferis režimu, PLL turi tiekti išorinį laikrodžio išvesties kaištį ir kompensuoti to kaiščio įvestą delsą. Signalas, stebimas ant kaiščio, yra sinchronizuojamas su įvesties laikrodžiu. PLL laikrodžio išvestis jungiasi prie altbidir prievado ir įjungia zdbfbclk kaip išvesties prievadą. Jei PLL taip pat valdo vidinį laikrodžio tinklą, įvyksta atitinkamas to tinklo fazės poslinkis. • Jei pasirinksite lvds režimu, išlaikomas tas pats duomenų ir laikrodžio laiko ryšys tarp kaiščių vidiniame SERDES fiksavimo registre. Režimas kompensuoja vėlavimą LVDS laikrodžio tinkle ir tarp duomenų kaiščio ir laikrodžio įvesties kaiščio į SERDES fiksavimo registro kelius. |
| Laikrodžių skaičius | 1–9 | Nurodo išvesties laikrodžių skaičių, reikalingą kiekvienam įrenginiui PLL konstrukcijoje. Reikalingi išėjimo dažnio, fazės poslinkio ir darbo ciklo nustatymai rodomi atsižvelgiant į pasirinktų laikrodžių skaičių. |
| Nurodykite VCO dažnį | Įjungti arba išjungti | Leidžia apriboti VCO dažnį iki nurodytos vertės. Tai naudinga kuriant LVDS išorinio režimo PLL arba jei norima konkretaus dinaminio fazės poslinkio žingsnio dydžio. |
| tęsėsi… | ||
| Parametras | Teisinė vertė | Aprašymas |
| VCO dažnis (1) | — | • Kada Įgalinti fizinio išvesties laikrodžio parametrus yra įjungtas – rodo VCO dažnį pagal reikšmes Atskaitos laikrodžio dažnis, Dauginimo koeficientas (M skaitiklis), ir Padalinimo koeficientas (N skaitiklis).
• Kada Įgalinti fizinio išvesties laikrodžio parametrus išjungtas – leidžia nurodyti prašomą VCO dažnio reikšmę. Numatytoji reikšmė yra 600.0 MHz. |
| Suteikite laikrodžio visuotinį pavadinimą | Įjungti arba išjungti | Leidžia pervardyti išvesties laikrodžio pavadinimą. |
| Laikrodžio pavadinimas | — | „Sinopsis Design Constraints“ (SDC) naudotojo laikrodžio pavadinimas. |
| Norimas dažnis | — | Nurodo atitinkamo išvesties laikrodžio prievado išvesties laikrodžio dažnį outclk[] MHz. Numatytoji reikšmė yra 100.0 MHz. Mažiausios ir didžiausios vertės priklauso nuo naudojamo įrenginio. PLL skaito tik pirmųjų šešių skaičių po kablelio skaičių. |
| Faktinis dažnis | — | Leidžia pasirinkti tikrąjį išėjimo laikrodžio dažnį iš pasiekiamų dažnių sąrašo. Numatytoji reikšmė yra artimiausias norimam dažniui pasiekiamas dažnis. |
| Fazės poslinkio vienetai | ps or laipsnių | Nurodo fazės poslinkio vienetą atitinkamam išėjimo laikrodžio prievadui,
outclk[], pikosekundėmis (ps) arba laipsniais. |
| Pageidaujamas fazės poslinkis | — | Nurodo prašomą fazės poslinkio reikšmę. Numatytoji reikšmė yra
0 psl. |
| Faktinis fazės poslinkis | — | Leidžia pasirinkti faktinį fazės poslinkį iš pasiekiamų fazės poslinkio verčių sąrašo. Numatytoji vertė yra artimiausias pasiekiamas fazės poslinkis norimam fazės poslinkiui. |
| Pageidaujamas darbo ciklas | 0.0–100.0 | Nurodo prašomą darbo ciklo vertę. Numatytoji reikšmė yra
50.0 %. |
| Faktinis darbo ciklas | — | Leidžia pasirinkti faktinį darbo ciklą iš pasiekiamų darbo ciklo verčių sąrašo. Numatytoji vertė yra artimiausias pasiekiamas darbo ciklas norimam darbo ciklui. |
| Dauginimo koeficientas (M skaitiklis)
(2) |
4–511 | Nurodo M skaitiklio dauginimo koeficientą.
Teisėtas M skaitiklio diapazonas yra 4–511. Tačiau minimalaus legalaus PFD dažnio ir maksimalaus legalaus VCO dažnio apribojimai apriboja efektyvų M skaitiklio diapazoną iki 4–160. |
| Padalinimo koeficientas (N skaitiklis) (2) | 1–511 | Nurodo N skaitiklio padalijimo koeficientą.
Teisėtas N skaitiklio diapazonas yra 1–511. Tačiau minimalaus teisinio PFD dažnio apribojimai apriboja efektyvųjį N skaitiklio diapazoną iki 1–80. |
| Padalijimo koeficientas (C skaitiklis) (2) | 1–511 | Nurodo išvesties laikrodžio (C skaitiklio) padalijimo koeficientą. |
- Šis parametras pasiekiamas tik išjungus Įgalinti fizinio išvesties laikrodžio parametrus.
- Šis parametras pasiekiamas tik įjungus Įgalinti fizinio išvesties laikrodžio parametrus.
IOPLL IP pagrindiniai parametrai – skirtukas Nustatymai
2 lentelė. IOPLL IP pagrindiniai parametrai – Nustatymai skirtukas
| Parametras | Teisinė vertė | Aprašymas |
| Iš anksto nustatytas PLL dažnių juostos plotis | Žemas, Vidutinis, arba Aukštas | Nurodo iš anksto nustatytą PLL pralaidumo nustatymą. Numatytasis pasirinkimas yra
Žemas. |
| PLL automatinis atstatymas | Įjungti arba išjungti | Praradus užraktą, automatiškai iš naujo nustato PLL. |
| Sukurkite antrą įvestį clk 'refclk1' | Įjungti arba išjungti | Įjunkite, kad pateiktumėte atsarginį laikrodį, prijungtą prie PLL, kuris gali persijungti su pradiniu atskaitos laikrodžiu. |
| Antrasis atskaitos laikrodžio dažnis | — | Parenkamas antrojo įvesties laikrodžio signalo dažnis. Numatytoji reikšmė yra 100.0 MHz. Mažiausia ir didžiausia vertė priklauso nuo naudojamo įrenginio. |
| Sukurkite signalą „active_clk“, kad parodytumėte naudojamą įvesties laikrodį | Įjungti arba išjungti | Įjunkite, kad sukurtumėte Activeclk išvestį. Activeclk išvestis rodo įvesties laikrodį, kurį naudoja PLL. Žemas išvesties signalas rodo refclk, o aukštas išvesties signalas rodo refclk1. |
| Sukurkite „clkbad“ signalą kiekvienam įvesties laikrodžiui | Įjungti arba išjungti | Įjunkite, kad sukurtumėte du „clkbad“ išėjimus, po vieną kiekvienam įvesties laikrodžiui. Žemas išvesties signalas rodo, kad laikrodis veikia, o aukštas išvesties signalas rodo, kad laikrodis neveikia. |
| Perjungimo režimas | Automatinis perjungimas, Rankinis perjungimas, arba Automatinis perjungimas su rankiniu perjungimu | Nurodo dizaino taikymo perjungimo režimą. IP palaiko tris perjungimo režimus:
• Jei pasirinksite Automatinis perjungimas režimu, PLL grandinė stebi pasirinktą atskaitos laikrodį. Jei vienas laikrodis sustoja, grandinė per kelis laikrodžio ciklus automatiškai persijungia į atsarginį laikrodį ir atnaujina būsenos signalus, clkbad ir activeclk. • Jei pasirinksite Rankinis perjungimas režimu, kai valdymo signalas, extswitch, keičiasi iš loginio aukšto į loginį žemą ir išlieka žemas mažiausiai tris laikrodžio ciklus, įvesties laikrodis persijungia į kitą laikrodį. Išorinis jungiklis gali būti generuojamas iš FPGA pagrindinės logikos arba įvesties kaiščio. • Jei pasirinksite Automatinis perjungimas su rankiniu perjungimu režimu, kai išorinio jungiklio signalas yra žemas, jis nepaiso automatinio perjungimo funkcijos. Tol, kol išorinis jungiklis išlieka žemas, tolesnis perjungimo veiksmas blokuojamas. Norint pasirinkti šį režimą, turi veikti du laikrodžių šaltiniai ir dviejų laikrodžių dažnis negali skirtis daugiau nei 20%. Jei abu laikrodžiai yra ne tuo pačiu dažniu, bet jų periodų skirtumas neviršija 20%, laikrodžio praradimo aptikimo blokas gali aptikti prarastą laikrodį. Tikėtina, kad po PLL laikrodžio įvesties perjungimo PLL užblokuotas ir jam reikia laiko vėl užrakinti. |
| Perjungimo delsa | 0–7 | Prie perjungimo proceso pridedamas tam tikras ciklo delsos dydis. Numatytoji reikšmė yra 0. |
| Prieiga prie PLL LVDS_CLK/ LOADEN išvesties prievado | Išjungta, Įgalinti LVDS_CLK/ APKRAUTI 0, arba
Įgalinti LVDS_CLK/ ĮKRAUTI 0 & 1 |
Pasirinkite Įgalinti LVDS_CLK/LOADEN 0 or Įgalinti LVDS_CLK/ LOADEN 0 & 1 Norėdami įjungti PLL lvds_clk arba loaden išvesties prievadą. Įgalinamas šis parametras, jei PLL tiekia LVDS SERDES bloką su išoriniu PLL.
Naudojant I/O PLL outclk prievadus su LVDS prievadais, outclk[0..3] naudojami lvds_clk[0,1] ir loaden[0,1] prievadams, outclk4 galima naudoti coreclk prievadams. |
| Įgalinkite prieigą prie PLL DPA išvesties prievado | Įjungti arba išjungti | Įjunkite, kad įjungtumėte PLL DPA išvesties prievadą. |
| tęsėsi… | ||
| Parametras | Teisinė vertė | Aprašymas |
| Įgalinkite prieigą prie PLL išorinio laikrodžio išvesties prievado | Įjungti arba išjungti | Įjunkite, kad įjungtumėte PLL išorinio laikrodžio išvesties prievadą. |
| Nurodo, kuris outclk turi būti naudojamas kaip extclk_out[0] šaltinis | C0 – C8 | Nurodo outclk prievadą, kuris bus naudojamas kaip extclk_out[0] šaltinis. |
| Nurodo, kuris outclk turi būti naudojamas kaip extclk_out[1] šaltinis | C0 – C8 | Nurodo outclk prievadą, kuris bus naudojamas kaip extclk_out[1] šaltinis. |
Kaskadinis skirtukas
3 lentelė. IOPLL IP pagrindiniai parametrai – Cascading Tab3
| Parametras | Teisinė vertė | Aprašymas |
| Sukurkite „pakopinį išėjimo“ signalą, kad prisijungtumėte prie tolesnio PLL | Įjungti arba išjungti | Įjunkite, kad sukurtumėte „cascade_out“ prievadą, kuris rodo, kad šis PLL yra šaltinis ir jungiasi su paskirties (pasroviui) PLL. |
| Nurodo, kuris išėjimas turi būti naudojamas kaip pakopinis šaltinis | 0–8 | Nurodo pakopinį šaltinį. |
| Sukurkite adjpllin arba cclk signalą, kad prisijungtumėte prie PLL prieš srovę | Įjungti arba išjungti | Įjunkite, kad sukurtumėte įvesties prievadą, kuris rodo, kad šis PLL yra paskirties vieta ir jungiasi su šaltinio (prieš srove) PLL. |
Dinaminio perkonfigūravimo skirtukas
4 lentelė. IOPLL IP pagrindiniai parametrai – skirtukas Dinaminis perkonfigūravimas
| Parametras | Teisinė vertė | Aprašymas |
| Įgalinti dinaminį PLL konfigūravimą | Įjungti arba išjungti | Įjunkite šio PLL dinaminio perkonfigūravimo įgalinimą (kartu su PLL Reconfig Intel FPGA IP branduoliu). |
| Įgalinkite prieigą prie dinaminio fazės poslinkio prievadų | Įjungti arba išjungti | Įjunkite dinaminio fazės poslinkio sąsają su PLL. |
| MIF generavimo parinktis (3) | Generuoti Naujas MIF File, Pridėti konfigūraciją prie esamo MIF File, ir Sukurti MIF File IP generavimo metu | Sukurkite naują .mif file kurioje yra dabartinė I/O PLL konfigūracija, arba pridėkite šią konfigūraciją prie esamo .mif file. Galite naudoti šį .mif file dinaminio perkonfigūravimo metu, kad iš naujo sukonfigūruotų I/O PLL į dabartinius nustatymus. |
| Kelias į naują MIF file (4) | — | Įveskite vietą ir file naujojo .mif pavadinimas file sukurti. |
| Kelias į esamą MIF file (5) | — | Įveskite vietą ir file esamo .mif pavadinimas file ketinate pridėti. |
| tęsėsi… | ||
- Šis parametras pasiekiamas tik tada, kai įjungta Įgalinti dinaminę PLL konfigūraciją.
- Šis parametras pasiekiamas tik generuojant naują MIF File yra pasirinktas kaip MIF generavimas
Variantas.Parametras Teisinė vertė Aprašymas Įgalinkite dinaminį fazės poslinkį MIF srautui (3) Įjungti arba išjungti Įjunkite, kad išsaugotumėte dinaminio fazės poslinkio ypatybes PLL perkonfigūravimui. DPS skaitiklio pasirinkimas (6) C0–C8, Visi C, or M
Pasirenka skaitiklį, kuriam bus atliktas dinaminis fazės poslinkis. M yra grįžtamojo ryšio skaitiklis, o C yra po skalės skaitiklis. Dinaminių fazių poslinkių skaičius (6) 1–7 Parenkamas fazės poslinkio žingsnių skaičius. Vieno fazės poslinkio padidėjimo dydis yra lygus 1/8 VCO periodo. Numatytoji reikšmė yra 1. Dinaminė fazės poslinkio kryptis (6) Teigiamas or Neigiamas
Nustato dinaminę fazės poslinkio kryptį, kurią reikia saugoti PLL MIF. - Šis parametras pasiekiamas tik pridėjus konfigūraciją prie esamo MIF File pasirinkta kaip MIF generavimo parinktis
IOPLL IP pagrindiniai parametrai – skirtukas Išplėstiniai parametrai
5 lentelė. IOPLL IP pagrindiniai parametrai – Išplėstinių parametrų skirtukas
| Parametras | Teisinė vertė | Aprašymas |
| Išplėstiniai parametrai | — | Rodo fizinių PLL nustatymų lentelę, kuri bus įdiegta pagal jūsų įvestį. |
Funkcinis aprašymas
- Įvesties / išvesties PLL yra dažnio valdymo sistema, kuri generuoja išvesties laikrodį sinchronizuodamasi su įvesties laikrodžiu. PLL lygina fazių skirtumą tarp įvesties signalo ir tūrio išėjimo signalotage-valdomas generatorius (VCO), o tada atlieka fazių sinchronizavimą, kad išlaikytų pastovų fazės kampą (užraktą) įvesties arba atskaitos signalo dažnyje. Sistemos sinchronizavimo arba neigiamo grįžtamojo ryšio kilpa verčia PLL būti faziniu užraktu.
- Galite konfigūruoti PLL kaip dažnio daugiklius, daliklius, demoduliatorius, sekimo generatorius arba laikrodžio atkūrimo grandines. Galite naudoti PLL generuoti stabilius dažnius, atkurti signalus iš triukšmingo ryšio kanalo arba paskirstyti laikrodžio signalus visame projekte.
PLL statybiniai blokai
Pagrindiniai įvesties/išvesties PLL blokai yra fazinio dažnio detektorius (PFD), įkrovimo siurblys, kilpos filtras, VCO ir skaitikliai, tokie kaip grįžtamojo ryšio skaitiklis (M), išankstinio skalės skaitiklis (N) ir post- svarstyklių skaitikliai (C). PLL architektūra priklauso nuo įrenginio, kurį naudojate kurdami.
Šis parametras pasiekiamas tik įjungus MIF srautinio perdavimo dinaminį fazės poslinkį.
Tipiška I/O PLL architektūra
- PLL elgesiui apibūdinti dažniausiai vartojami šie terminai:
PLL užrakto laikas – taip pat žinomas kaip PLL gavimo laikas. PLL užrakto laikas yra laikas, per kurį PLL pasiekia tikslinį dažnio ir fazės ryšį po maitinimo įjungimo, po užprogramuoto išėjimo dažnio pakeitimo arba po PLL atstatymo. Pastaba: Modeliavimo programinė įranga nemodeliuoja tikroviško PLL užrakinimo laiko. Modeliavimas rodo nerealiai greitą užrakinimo laiką. Dėl tikrosios užrakto laiko specifikacijos žr. įrenginio duomenų lapą. - PLL skiriamoji geba – mažiausia PLL VCO dažnio prieaugio vertė. Bitų skaičius M ir N skaitikliuose nustato PLL skiriamąją gebą.
- PLL sample norma – FREF samplingo dažnis, reikalingas PLL fazės ir dažnio korekcijai atlikti. PLL sample norma yra fREF /N.
PLL užraktas
PLL užraktas priklauso nuo dviejų įvesties signalų fazinio dažnio detektoriuje. Užrakto signalas yra asinchroninis PLL išėjimas. Ciklų, reikalingų užrakinimo signalui užblokuoti, skaičius priklauso nuo PLL įvesties laikrodžio, kuris suaktyvina užrakto grandinę. Padalinkite maksimalų PLL užrakto laiką iš PLL įvesties laikrodžio laikotarpio, kad apskaičiuotumėte laikrodžio ciklų, reikalingų užrakinimo signalui, skaičių.
Veikimo režimai
IOPLL IP šerdis palaiko šešis skirtingus laikrodžio grįžtamojo ryšio režimus. Kiekvienas režimas leidžia dauginti ir dalyti laikrodį, perjungti fazes ir programuoti darbo ciklą.
Išvesties laikrodžiai
- IOPLL IP šerdis gali generuoti iki devynių laikrodžio išvesties signalų. Sugeneruoti laikrodžio išvesties signalai fiksuoja šerdį arba išorinius blokus už šerdies ribų.
- Galite naudoti atstatymo signalą, norėdami iš naujo nustatyti išvesties laikrodžio reikšmę į 0 ir išjungti PLL išvesties laikrodžius.
- Kiekvienas išėjimo laikrodis turi reikalingų nustatymų rinkinį, kuriame galite nurodyti norimas išėjimo dažnio, fazės poslinkio ir darbo ciklo reikšmes. Norimi nustatymai yra parametrai, kuriuos norite įdiegti savo dizaine.
- Faktinės dažnio, fazės poslinkio ir darbo ciklo reikšmės yra artimiausi nustatymai (geriausias apytikslis norimų nustatymų), kurį galima įdiegti PLL grandinėje.
Nuoroda Laikrodžio perjungimas
Atskaitos laikrodžio perjungimo funkcija leidžia PLL perjungti du atskaitos įvesties laikrodžius. Naudokite šią funkciją laikrodžio dubliavimui arba dvigubo laikrodžio domeno programai, pvz., sistemoje. Sistema gali įjungti perteklinį laikrodį, jei pagrindinis laikrodis nustoja veikti.
Naudodami atskaitos laikrodžio perjungimo funkciją, galite nurodyti antrojo įvesties laikrodžio dažnį ir pasirinkti perjungimo režimą bei delsą.
Laikrodžio praradimo aptikimo ir atskaitos laikrodžio perjungimo blokas turi šias funkcijas:
- Stebi atskaitos laikrodžio būseną. Jei atskaitos laikrodis sugenda, laikrodis automatiškai persijungia į atsarginį laikrodžio įvesties šaltinį. Laikrodis atnaujina clkbad ir activeclk signalų būseną, kad įspėtų apie įvykį.
- Perjungia atskaitos laikrodį pirmyn ir atgal tarp dviejų skirtingų dažnių. Norėdami rankiniu būdu valdyti jungiklio veiksmą, naudokite extswitch signalą. Įvykus perjungimui, PLL gali laikinai prarasti užraktą ir atlikti skaičiavimo procesą.
Kaskados iš PLL į PLL
Jei savo konstrukcijoje kaskaduojate PLL, šaltinio (prieš srovę) PLL turi turėti žemo dažnių juostos pločio nustatymą, o paskirties (pasroviui) PLL turi turėti didelio dažnių juostos pločio nustatymą. Kaskados metu šaltinio PLL išvestis tarnauja kaip paskirties PLL atskaitos laikrodis (įvestis). Kaskadinių PLL pralaidumo nustatymai turi skirtis. Jei pakopinių PLL pralaidumo nustatymai yra vienodi, pakopiniai PLL gali amplify fazinis triukšmas tam tikrais dažniais.Adjpllin įvesties laikrodžio šaltinis naudojamas kaskadiniam perjungimui tarp lūžtamųjų trupmeninių PLL.
Uostai
6 lentelė. IOPLL IP pagrindiniai prievadai
| Parametras | Tipas | Būklė | Aprašymas |
| refclk | Įvestis | Privaloma | Atskaitos laikrodžio šaltinis, valdantis I/O PLL. |
| pirmas | Įvestis | Privaloma | Asinchroninis išvesties laikrodžių atstatymo prievadas. Pakelkite šį prievadą aukštai, kad iš naujo nustatytumėte visus išvesties laikrodžius iki 0. Šį prievadą turite prijungti prie vartotojo valdymo signalo. |
| fbclk | Įvestis | Neprivaloma | Išorinis grįžtamojo ryšio įvesties prievadas, skirtas I/O PLL.
IOPLL IP šerdis sukuria šį prievadą, kai I/O PLL veikia išorinio grįžtamojo ryšio režimu arba nulinio delsos buferio režimu. Norint užbaigti grįžtamojo ryšio kilpą, plokštės lygio jungtis turi sujungti fbclk prievadą ir išorinį I/O PLL laikrodžio išvesties prievadą. |
| fboutclk | Išvestis | Neprivaloma | Prievadas, kuris tiekia fbclk prievadą per mimikos grandinę.
Fboutclk prievadas pasiekiamas tik tuo atveju, jei I/O PLL veikia išorinio grįžtamojo ryšio režimu. |
| zdbfbclk | Dvikryptis | Neprivaloma | Dviejų krypčių prievadas, jungiantis prie mimikos grandinės. Šis prievadas turi būti prijungtas prie dvikrypčio kaiščio, kuris yra įvesties / išvesties PLL teigiamo grįžtamojo ryšio išvesties kaištyje.
„zdbfbclk“ prievadas pasiekiamas tik tuo atveju, jei I/O PLL veikia nulinio uždelsimo buferio režimu. Kad išvengtumėte signalo atspindžio, kai naudojate nulinės delsos buferio režimą, nedėkite plokštės pėdsakų ant dvikrypčio įvesties/išvesties kaiščio. |
| užrakinta | Išvestis | Neprivaloma | IOPLL IP branduolys padidina šį prievadą, kai PLL užrakinamas. Prievadas išlieka aukštas, kol IOPLL yra užrakintas. Įvesties / išvesties PLL patvirtina užrakintą prievadą, kai atskaitos laikrodžio ir grįžtamojo ryšio laikrodžio fazės ir dažniai yra |
| tęsėsi… | |||
| Parametras | Tipas | Būklė | Aprašymas |
| tas pats arba neviršija užrakto grandinės tolerancijos. Kai skirtumas tarp dviejų laikrodžio signalų viršija užrakto grandinės toleranciją, I/O PLL praranda užraktą. | |||
| refclk1 | Įvestis | Neprivaloma | Antrasis atskaitos laikrodžio šaltinis, valdantis I/O PLL, skirtas laikrodžio perjungimo funkcijai. |
| extswitch | Įvestis | Neprivaloma | Norėdami rankiniu būdu perjungti laikrodį, nustatykite žemą išorinio jungiklio signalą (1'b0) bent 3 laikrodžio ciklus. |
| Activeclk | Išvestis | Neprivaloma | Išvesties signalas, rodantis, kuris atskaitos laikrodžio šaltinis yra naudojamas I/O PLL. |
| clkbad | Išvestis | Neprivaloma | Išvesties signalas, rodantis, kad atskaitos laikrodžio šaltinio būsena yra gera ar bloga. |
| cascade_out | Išvestis | Neprivaloma | Išvesties signalas, kuris tiekiamas į pasroviui I/O PLL. |
| adjpllin | Įvestis | Neprivaloma | Įvesties signalas, kuris tiekiamas iš I/O PLL. |
| outclk_[] | Išvestis | Neprivaloma | Išvesties laikrodis iš I/O PLL. |
IOPLL Intel FPGA IP Core User Guide Archives
Jei IP pagrindinės versijos sąraše nėra, taikomas ankstesnės IP pagrindinės versijos vartotojo vadovas
| IP pagrindinė versija | Vartotojo vadovas |
| 17.0 | Altera I/O fazinio užrakinimo kilpa (Altera IOPLL) IP pagrindinio vartotojo vadovas |
| 16.1 | Altera I/O fazinio užrakinimo kilpa (Altera IOPLL) IP pagrindinio vartotojo vadovas |
| 16.0 | Altera I/O fazinio užrakinimo kilpa (Altera IOPLL) IP pagrindinio vartotojo vadovas |
| 15.0 | Altera I/O fazinio užrakinimo kilpa (Altera IOPLL) IP pagrindinio vartotojo vadovas |
IOPLL Intel FPGA IP Core vartotojo vadovo dokumento peržiūros istorija
| Dokumento versija | Intel Quartus® Pirminė versija | Pakeitimai |
| 2019.06.24 | 18.1 | Atnaujintas specialių laikrodžio įėjimų aprašymas Tipiška I/O PLL architektūra diagrama. |
| 2019.01.03 | 18.1 | • Atnaujinta Prieiga prie PLL LVDS_CLK/LOADEN išvesties prievado
parametras IOPLL IP pagrindiniai parametrai – skirtukas Nustatymai stalo. • Atnaujintas zdbfbclk prievado aprašas IOPLL IP pagrindiniai prievadai stalo. |
| 2018.09.28 | 18.1 | • Pataisytas extswitch aprašymas IOPLL IP pagrindiniai prievadai
stalo. • Pervardijo šiuos IP branduolius pagal „Intel“ prekės ženklo keitimą: — Altera IOPLL IP branduolys pakeistas į IOPLL Intel FPGA IP branduolį. — Altera PLL Reconfig IP branduolys pakeistas į PLL Reconfig Intel FPGA IP branduolį. — Pakeistas Arria 10 FPLL IP branduolys į fPLL Intel Arria 10/Cyclone 10 FPGA IP branduolys. |
| Data | Versija | Pakeitimai |
| 2017 m. birželio mėn | 2017.06.16 | • Pridėtas Intel Cyclone 10 GX įrenginių palaikymas.
• Pervadintas į Intel. |
| 2016 m. gruodžio mėn | 2016.12.05 | Atnaujintas pirmojo IP branduolio prievado aprašymas. |
| 2016 m. birželio mėn | 2016.06.23 | • Atnaujinti IP pagrindiniai parametrai – Settings Tab lentelė.
— Atnaujintas rankinio perjungimo ir automatinio perjungimo su rankinio nepaisymo parametrais aprašymas. Laikrodžio perjungimo valdymo signalas yra aktyvus žemai. — Atnaujintas perjungimo delsos parametro aprašymas. • Apibrėžti M ir C skaitikliai DPS skaitiklio pasirinkimo parametrui IP Core Parameters – Dynamic Reconfiguration Tab lentelėje. • Tipinės I/O PLL architektūros diagramoje pakeistas laikrodžio perjungimo prievado pavadinimas iš clkswitch į extswitch. |
| 2016 m. gegužės mėn | 2016.05.02 | Atnaujinti IP pagrindiniai parametrai – Dinaminio perkonfigūravimo skirtuko lentelė. |
| 2015 m. gegužės mėn | 2015.05.04 | Atnaujintas aprašas Įgalinti prieigą prie PLL LVDS_CLK/LOADEN išvesties prievado parametro IP pagrindinių parametrų – skirtuko Nustatymai lentelėje. Pridėta nuoroda į Signalo sąsają tarp Altera IOPLL ir Altera LVDS SERDES IP branduolių lentelę I/O ir High Speed I/O skyriuje Arria 10 Devices. |
| 2014 m. rugpjūčio mėn | 2014.08.18 | Pradinis išleidimas. |
Dokumentai / Ištekliai
 |
intel UG-01155 IOPLL FPGA IP branduolys [pdfVartotojo vadovas UG-01155 IOPLL FPGA IP branduolys, UG-01155, IOPLL FPGA IP branduolys, FPGA IP branduolys |
