intel UG-01155 IOPLL FPGA IP कोर प्रयोगकर्ता गाइड

PLL क्यास्केडिङ मोडमा अपस्ट्रिम PLL सँग जडान गर्न नजिकैको PLL (adjpllin) इनपुटलाई समर्थन गर्दछ।
मेमोरी प्रारम्भिकता उत्पन्न गर्दछ File (.mif) र PLL dynamicVreconfiguration लाई अनुमति दिन्छ।

PLL गतिशील चरण शिफ्ट समर्थन गर्दछ।

सम्बन्धित जानकारी

Intel FPGA IP कोरको परिचय
Intel FPGA IP कोर र प्यारामिटर सम्पादक बारे थप जानकारी प्रदान गर्दछ।
पृष्ठ 9 मा सञ्चालन मोडहरू

पृष्ठ १० मा आउटपुट घडीहरू
सन्दर्भ घडी स्विचओभर पृष्ठ १० मा

पृष्ठ ११ मा PLL-to-PLL क्यास्केडिङ
IOPLL Intel FPGA IP कोर प्रयोगकर्ता गाइड संग्रह पृष्ठ १२ मा

IOPLL Intel FPGA IP कोरको अघिल्लो संस्करणहरूको लागि प्रयोगकर्ता गाइडहरूको सूची प्रदान गर्दछ।

उपकरण परिवार समर्थन

IOPLL IP कोरले Intel Arria 10 र Intel Cyclone 10 GX उपकरण परिवारहरूलाई मात्र समर्थन गर्दछ।

IOPLL IP कोर प्यारामिटरहरू

IOPLL IP कोर प्यारामिटर सम्पादक IP क्याटलगको PLL कोटीमा देखिन्छ।

प्यारामिटर	कानूनी मूल्य	विवरण
उपकरण परिवार	इंटेल एरिया 10, Intel चक्रवात 10 GX	उपकरण परिवार निर्दिष्ट गर्दछ।
कम्पोनेन्ट	—	लक्षित उपकरण निर्दिष्ट गर्दछ।
स्पीड ग्रेड	—	लक्षित उपकरणको लागि गति ग्रेड निर्दिष्ट गर्दछ।
PLL मोड	Integer-N PLL	IOPLL IP कोरको लागि प्रयोग गरिएको मोड निर्दिष्ट गर्दछ। कानूनी छनोट मात्र हो Integer-N PLL। यदि तपाईंलाई आंशिक PLL चाहिन्छ भने, तपाईंले fPLL Intel Arria 10/Cyclone 10 FPGA IP कोर प्रयोग गर्नुपर्छ।
सन्दर्भ घडी आवृत्ति	—	MHz मा इनपुट घडी, refclk को लागि इनपुट आवृत्ति निर्दिष्ट गर्दछ। पूर्वनिर्धारित मान हो ८६८.३ मेगाहर्ट्ज। न्यूनतम र अधिकतम मान चयन गरिएको उपकरणमा निर्भर छ।
लक गरिएको आउटपुट पोर्ट सक्षम गर्नुहोस्	खोल्नुहोस् वा बन्द गर्नुहोस्	बन्द गरिएको पोर्ट सक्षम गर्न खोल्नुहोस्।
भौतिक आउटपुट घडी प्यारामिटरहरू सक्षम गर्नुहोस्	खोल्नुहोस् वा बन्द गर्नुहोस्	इच्छित आउटपुट घडी आवृत्ति निर्दिष्ट गर्नुको सट्टा भौतिक PLL काउन्टर प्यारामिटरहरू प्रविष्ट गर्न खोल्नुहोस्।
सञ्चालन मोड	प्रत्यक्ष, बाह्य प्रतिक्रिया, सामान्य, स्रोत सिंक्रोनस, शून्य ढिलाइ बफर, वा lvds	PLL को सञ्चालन निर्दिष्ट गर्दछ। पूर्वनिर्धारित सञ्चालन छ प्रत्यक्ष मोड। • यदि तपाईंले चयन गर्नुभयो भने प्रत्यक्ष मोडमा, PLL ले PLL आउटपुटमा सबैभन्दा सानो सम्भावित जिटर उत्पादन गर्न प्रतिक्रिया पथको लम्बाइलाई न्यूनतम गर्दछ। PLL को आन्तरिक-घडी र बाह्य-घडी आउटपुटहरू PLL घडी इनपुटको सन्दर्भमा चरण-साफ्ट हुन्छन्। यस मोडमा, PLL ले कुनै पनि घडी नेटवर्कहरूको लागि क्षतिपूर्ति गर्दैन। • यदि तपाईंले चयन गर्नुभयो भने सामान्य मोड, PLL ले घडी आउटपुट द्वारा प्रयोग गरिएको आन्तरिक घडी नेटवर्कको ढिलाइको लागि क्षतिपूर्ति गर्दछ। यदि बाह्य घडी आउटपुट पिन चलाउनको लागि PLL पनि प्रयोग गरिन्छ भने, आउटपुट पिनमा सिग्नलको अनुरूप चरण परिवर्तन हुन्छ। • यदि तपाईंले चयन गर्नुभयो भने स्रोत सिंक्रोनस मोड, पिन देखि I/O इनपुट दर्ता सम्मको घडी ढिलाइ पिन देखि I/O इनपुट दर्ता सम्मको डेटा ढिलाइसँग मेल खान्छ। • यदि तपाईंले चयन गर्नुभयो भने बाह्य प्रतिक्रिया मोडमा, तपाईंले fbclk इनपुट पोर्टलाई इनपुट पिनमा जडान गर्नुपर्छ। बोर्ड-स्तर जडानले इनपुट पिन र बाहिरी घडी आउटपुट पोर्ट, fboutclk दुवै जडान गर्नुपर्छ। fbclk पोर्ट इनपुट घडी संग पङ्क्तिबद्ध छ। • यदि तपाईंले चयन गर्नुभयो भने शून्य ढिलाइ बफर मोडमा, PLL ले बाहिरी घडी आउटपुट पिन फिड गर्नुपर्छ र त्यो पिनद्वारा प्रस्तुत गरिएको ढिलाइको लागि क्षतिपूर्ति गर्नुपर्छ। पिनमा अवलोकन गरिएको संकेत इनपुट घडीमा सिंक्रोनाइज गरिएको छ। PLL घडी आउटपुट altbidir पोर्टमा जडान हुन्छ र zdbfbclk लाई आउटपुट पोर्टको रूपमा ड्राइभ गर्दछ। यदि PLL ले आन्तरिक घडी सञ्जाललाई पनि चलाउँछ भने, त्यो सञ्जालको अनुरूप चरण परिवर्तन हुन्छ। • यदि तपाईंले चयन गर्नुभयो भने lvds मोड, आन्तरिक SERDES क्याप्चर दर्तामा पिनको समान डेटा र घडी समय सम्बन्ध कायम राखिएको छ। मोडले LVDS घडी नेटवर्कमा ढिलाइको लागि क्षतिपूर्ति दिन्छ, र डेटा पिन र घडी इनपुट पिन बीच SERDES क्याप्चर दर्ता पथहरूमा।
घडीहरूको संख्या	1–9	PLL डिजाइनमा प्रत्येक यन्त्रको लागि आवश्यक आउटपुट घडीहरूको संख्या निर्दिष्ट गर्दछ। आउटपुट फ्रिक्वेन्सी, फेज शिफ्ट, र ड्युटी साइकलका लागि अनुरोध गरिएका सेटिङहरू चयन गरिएका घडीहरूको सङ्ख्यामा आधारित देखाइन्छ।
VCO आवृत्ति निर्दिष्ट गर्नुहोस्	खोल्नुहोस् वा बन्द गर्नुहोस्	VCO फ्रिक्वेन्सीलाई निर्दिष्ट मानमा सीमित गर्न अनुमति दिन्छ। LVDS बाह्य मोडको लागि PLL सिर्जना गर्दा, वा यदि एक विशिष्ट गतिशील चरण शिफ्ट चरण आकार चाहिन्छ भने यो उपयोगी छ।
*जारी…*

प्यारामिटर	कानूनी मूल्य	विवरण
VCO आवृत्ति (०३०३२५)	—	• कहिले भौतिक आउटपुट घडी प्यारामिटरहरू सक्षम गर्नुहोस् सक्रिय छ - को मानहरूमा आधारित VCO फ्रिक्वेन्सी प्रदर्शन गर्दछ सन्दर्भ घडी आवृत्ति, गुणन कारक (M-काउन्टर), र विभाजन कारक (N-काउन्टर). • कहिले भौतिक आउटपुट घडी प्यारामिटरहरू सक्षम गर्नुहोस् बन्द गरिएको छ — तपाईंलाई VCO फ्रिक्वेन्सीको लागि अनुरोध गरिएको मान निर्दिष्ट गर्न अनुमति दिन्छ। पूर्वनिर्धारित मान हो ८६८.३ मेगाहर्ट्ज.
घडीको विश्वव्यापी नाम दिनुहोस्	खोल्नुहोस् वा बन्द गर्नुहोस्	तपाईंलाई आउटपुट घडी नाम पुन: नामाकरण गर्न अनुमति दिन्छ।
घडीको नाम	—	Synopsis Design Constraints (SDC) को लागि प्रयोगकर्ता घडी नाम।
वांछित आवृत्ति	—	MHz मा सम्बन्धित आउटपुट घडी पोर्ट, outclk [] को आउटपुट घडी आवृत्ति निर्दिष्ट गर्दछ। पूर्वनिर्धारित मान हो ८६८.३ मेगाहर्ट्ज। न्यूनतम र अधिकतम मानहरू प्रयोग गरिएको उपकरणमा निर्भर गर्दछ। PLL ले पहिलो छ दशमलव स्थानहरूमा मात्र अंकहरू पढ्छ।
वास्तविक आवृत्ति	—	तपाईंलाई प्राप्त गर्न सकिने फ्रिक्वेन्सीको सूचीबाट वास्तविक आउटपुट घडी फ्रिक्वेन्सी चयन गर्न अनुमति दिन्छ। पूर्वनिर्धारित मान वांछित फ्रिक्वेन्सीको सबैभन्दा नजिकको प्राप्य आवृत्ति हो।
चरण शिफ्ट एकाइहरू	ps or डिग्री	सम्बन्धित आउटपुट घडी पोर्टको लागि चरण शिफ्ट एकाइ निर्दिष्ट गर्दछ, outclk [], picoseconds (ps) वा डिग्रीमा।
इच्छित चरण शिफ्ट	—	चरण पारीको लागि अनुरोध गरिएको मान निर्दिष्ट गर्दछ। पूर्वनिर्धारित मान हो Ps०० पीएस.
वास्तविक चरण शिफ्ट	—	तपाईंलाई प्राप्त गर्न सकिने चरण पारी मानहरूको सूचीबाट वास्तविक चरण परिवर्तन चयन गर्न अनुमति दिन्छ। पूर्वनिर्धारित मान वांछित चरण शिफ्टमा सबैभन्दा नजिकको प्राप्य चरण शिफ्ट हो।
वांछित ड्यूटी साइकल	0.0–100.0	कर्तव्य चक्रको लागि अनुरोध गरिएको मान निर्दिष्ट गर्दछ। पूर्वनिर्धारित मान हो ८६%.
वास्तविक कर्तव्य चक्र	—	तपाईंलाई प्राप्त योग्य कर्तव्य चक्र मानहरूको सूचीबाट वास्तविक कर्तव्य चक्र चयन गर्न अनुमति दिन्छ। पूर्वनिर्धारित मान वांछित कर्तव्य चक्रको सबैभन्दा नजिकको प्राप्य कर्तव्य चक्र हो।
गुणन कारक (M-काउन्टर) (2)	4–511	M-काउन्टरको गुणन कारक निर्दिष्ट गर्दछ। M काउन्टरको कानूनी दायरा 4-511 हो। यद्यपि, न्यूनतम कानूनी PFD फ्रिक्वेन्सी र अधिकतम कानूनी VCO फ्रिक्वेन्सीमा प्रतिबन्धहरूले प्रभावकारी M काउन्टर दायरालाई 4-160 मा सीमित गर्दछ।
विभाजन कारक (N-काउन्टर) (2)	1–511	N-काउन्टरको विभाजन कारक निर्दिष्ट गर्दछ। N काउन्टरको कानूनी दायरा 1-511 हो। यद्यपि, न्यूनतम कानूनी PFD फ्रिक्वेन्सीमा प्रतिबन्धहरूले N काउन्टरको प्रभावकारी दायरालाई 1-80 सम्म सीमित गर्दछ।
विभाजन कारक (C-काउन्टर) (2)	1–511	आउटपुट घडी (C-काउन्टर) को लागि विभाजन कारक निर्दिष्ट गर्दछ।

यो प्यारामिटर मात्र उपलब्ध छ जब भौतिक आउटपुट घडी प्यारामिटरहरू सक्षम पारिएको छ।

यो प्यारामिटर मात्र उपलब्ध हुन्छ जब भौतिक आउटपुट घडी प्यारामिटरहरू सक्रिय हुन्छ।

IOPLL IP कोर प्यारामिटरहरू - सेटिङ्हरू ट्याब

तालिका 2. IOPLL IP कोर प्यारामिटरहरू - सेटिङ्स ट्याब

प्यारामिटर	कानूनी मूल्य	विवरण
PLL ब्यान्डविथ प्रिसेट	कम, मध्यम, वा उच्च	PLL ब्यान्डविथ प्रिसेट सेटिङ निर्दिष्ट गर्दछ। पूर्वनिर्धारित चयन छ कम.
PLL स्वत: रिसेट	खोल्नुहोस् वा बन्द गर्नुहोस्	ताला हराउँदा PLL लाई स्वतः रिसेट गर्छ।
दोस्रो इनपुट clk 'refclk1' सिर्जना गर्नुहोस्	खोल्नुहोस् वा बन्द गर्नुहोस्	तपाईंको PLL मा संलग्न ब्याकअप घडी प्रदान गर्न खोल्नुहोस् जुन तपाईंको मूल सन्दर्भ घडीसँग स्विच गर्न सक्छ।
दोस्रो सन्दर्भ घडी आवृत्ति	—	दोस्रो आगत घडी संकेतको फ्रिक्वेन्सी चयन गर्दछ। पूर्वनिर्धारित मान हो ८६८.३ मेगाहर्ट्ज। न्यूनतम र अधिकतम मान प्रयोग गरिएको उपकरणमा निर्भर गर्दछ।
प्रयोगमा रहेको इनपुट घडी संकेत गर्नको लागि एक 'active_clk' संकेत सिर्जना गर्नुहोस्	खोल्नुहोस् वा बन्द गर्नुहोस्	Activeclk आउटपुट सिर्जना गर्न खोल्नुहोस्। Activeclk आउटपुटले PLL द्वारा प्रयोगमा रहेको इनपुट घडीलाई संकेत गर्छ। कम आउटपुट संकेत refclk र आउटपुट संकेत उच्च refclk1 को संकेत गर्दछ।
प्रत्येक इनपुट घडीको लागि 'clkbad' संकेत सिर्जना गर्नुहोस्	खोल्नुहोस् वा बन्द गर्नुहोस्	प्रत्येक इनपुट घडीको लागि दुई क्लकब्याड आउटपुटहरू सिर्जना गर्न खोल्नुहोस्। आउटपुट सिग्नल कमले घडी काम गरिरहेको संकेत गर्दछ र आउटपुट संकेत उच्चले घडी काम गरिरहेको छैन संकेत गर्दछ।
स्विचओभर मोड	स्वचालित स्विचओभर, म्यानुअल स्विचओभर, वा म्यानुअल ओभरराइडको साथ स्वचालित स्विचओभर	डिजाइन अनुप्रयोगको लागि स्विचओभर मोड निर्दिष्ट गर्दछ। IP ले तीन स्विचओभर मोडहरूलाई समर्थन गर्दछ: • यदि तपाईंले चयन गर्नुभयो भने स्वचालित स्विचओभर मोड, PLL सर्किटरीले चयन गरिएको सन्दर्भ घडीलाई निगरानी गर्दछ। यदि एक घडी रोकिन्छ भने, सर्किटले स्वचालित रूपमा केही घडी चक्रहरूमा ब्याकअप घडीमा स्विच गर्दछ र स्थिति संकेतहरू, क्लकब्याड र एक्टिभ क्लक अपडेट गर्दछ। • यदि तपाईंले चयन गर्नुभयो भने म्यानुअल स्विचओभर मोड, जब नियन्त्रण संकेत, extswitch, तर्क उच्च देखि तर्क कम मा परिवर्तन, र कम्तिमा तीन घडी चक्र को लागी कम रहन्छ, इनपुट घडी अर्को घडी मा स्विच। Extswitch FPGA कोर तर्क वा इनपुट पिनबाट उत्पन्न गर्न सकिन्छ। • यदि तपाईंले चयन गर्नुभयो भने म्यानुअल ओभरराइडको साथ स्वचालित स्विचओभर मोड, जब extswitch सिग्नल कम हुन्छ, यसले स्वचालित स्विच प्रकार्यलाई ओभरराइड गर्दछ। जबसम्म extswitch कम रहन्छ, थप स्विचओभर कार्य अवरुद्ध छ। यो मोड चयन गर्न, तपाइँको दुई घडी स्रोतहरू चलिरहेको हुनुपर्छ र दुई घडीको आवृत्ति 20% भन्दा बढी फरक हुन सक्दैन। यदि दुबै घडीहरू एउटै फ्रिक्वेन्सीमा छैनन्, तर तिनीहरूको अवधि भिन्नता 20% भित्र छ भने, घडी हानि पत्ता लगाउने ब्लकले हराएको घडी पत्ता लगाउन सक्छ। PLL घडी इनपुट स्विचओभर पछि PLL सम्भवतः लकबाट बाहिर निस्कन्छ र फेरि लक गर्न समय चाहिन्छ।
स्विचओभर ढिलाइ	0–7	स्विचओभर प्रक्रियामा चक्र ढिलाइको निश्चित मात्रा थप्छ। पूर्वनिर्धारित मान ० हो।
PLL LVDS_CLK/ LOADEN आउटपुट पोर्टमा पहुँच	असक्षम, LVDS_CLK/ सक्षम गर्नुहोस् लोड गर्नुहोस् ०, वा LVDS_CLK/ सक्षम गर्नुहोस् लोड गर्नुहोस् ० र 1	चयन गर्नुहोस् LVDS_CLK/LOADEN 0 सक्षम गर्नुहोस् or LVDS_CLK/ LOADEN 0 र 1 सक्षम गर्नुहोस् PLL lvds_clk सक्षम गर्न वा आउटपुट पोर्ट लोड गर्नुहोस्। PLL ले बाह्य PLL सँग LVDS SERDES ब्लक फिड गरेको अवस्थामा यो प्यारामिटर सक्षम गर्दछ। LVDS पोर्टहरूसँग I/O PLL outclk पोर्टहरू प्रयोग गर्दा, outclk[0..3] लाई lvds_clk[0,1] र लोड गर्ने [0,1] पोर्टहरूको लागि प्रयोग गरिन्छ, outclk4 coreclk पोर्टहरूको लागि प्रयोग गर्न सकिन्छ।
PLL DPA आउटपुट पोर्टमा पहुँच सक्षम गर्नुहोस्	खोल्नुहोस् वा बन्द गर्नुहोस्	PLL DPA आउटपुट पोर्ट सक्षम गर्न खोल्नुहोस्।
*जारी…*

प्यारामिटर	कानूनी मूल्य	विवरण
PLL बाह्य घडी आउटपुट पोर्टमा पहुँच सक्षम गर्नुहोस्	खोल्नुहोस् वा बन्द गर्नुहोस्	PLL बाह्य घडी आउटपुट पोर्ट सक्षम गर्न खोल्नुहोस्।
extclk_out[0] स्रोतको रूपमा प्रयोग गरिने outclk निर्दिष्ट गर्दछ	C0 – C8	extclk_out[0] स्रोतको रूपमा प्रयोग गरिने outclk पोर्ट निर्दिष्ट गर्दछ।
extclk_out[1] स्रोतको रूपमा प्रयोग गरिने outclk निर्दिष्ट गर्दछ	C0 – C8	extclk_out[1] स्रोतको रूपमा प्रयोग गरिने outclk पोर्ट निर्दिष्ट गर्दछ।

क्यास्केडिङ ट्याब

तालिका 3. IOPLL IP कोर प्यारामिटरहरू - क्यास्केडिङ Tab3

प्यारामिटर	कानूनी मूल्य	विवरण
डाउनस्ट्रीम PLL सँग जडान गर्न 'क्यास्केड आउट' संकेत सिर्जना गर्नुहोस्	खोल्नुहोस् वा बन्द गर्नुहोस्	cascade_out पोर्ट सिर्जना गर्न खोल्नुहोस्, जसले यो PLL स्रोत हो र गन्तव्य (डाउनस्ट्रीम) PLL सँग जडान गर्दछ भन्ने संकेत गर्छ।
क्यास्केडिङ स्रोतको रूपमा प्रयोग गरिने outclk निर्दिष्ट गर्दछ	0–8	क्यास्केडिङ स्रोत निर्दिष्ट गर्दछ।
अपस्ट्रीम PLL सँग जडान गर्न adjpllin वा cclk सिग्नल सिर्जना गर्नुहोस्	खोल्नुहोस् वा बन्द गर्नुहोस्	इनपुट पोर्ट सिर्जना गर्न खोल्नुहोस्, जसले यो PLL गन्तव्य हो र स्रोत (अपस्ट्रीम) PLL सँग जडान हुन्छ भन्ने संकेत गर्छ।

गतिशील पुन: कन्फिगरेसन ट्याब

तालिका 4. IOPLL IP कोर प्यारामिटरहरू - गतिशील पुन: कन्फिगरेसन ट्याब

प्यारामिटर	कानूनी मूल्य	विवरण
PLL को गतिशील पुन: कन्फिगरेसन सक्षम गर्नुहोस्	खोल्नुहोस् वा बन्द गर्नुहोस्	यस PLL को गतिशील पुन: कन्फिगरेसन सक्षम गर्नुहोस् (PLL Reconfig Intel FPGA IP कोरको संयोजनमा)।
डायनामिक फेज शिफ्ट पोर्टहरूमा पहुँच सक्षम गर्नुहोस्	खोल्नुहोस् वा बन्द गर्नुहोस्	PLL सँग डायनामिक फेज शिफ्ट इन्टरफेस सक्षम गर्नुहोस्।
MIF जेनेरेशन विकल्प (3)	उत्पन्न गर्नुहोस् नयाँ MIF File, अवस्थित MIF मा कन्फिगरेसन थप्नुहोस् File, र MIF सिर्जना गर्नुहोस् File आईपी उत्पादन को समयमा	या त नयाँ .mif सिर्जना गर्नुहोस् file I/O PLL को हालको कन्फिगरेसन समावेश गर्दै, वा अवस्थित .mif मा यो कन्फिगरेसन थप्नुहोस्। file। तपाईं यो .mif प्रयोग गर्न सक्नुहुन्छ file I/O PLL लाई यसको हालको सेटिङहरूमा पुन: कन्फिगर गर्न गतिशील पुन: कन्फिगरेसनको समयमा।
नयाँ MIF को बाटो file (०३०३२५)	—	स्थान प्रविष्ट गर्नुहोस् र file नयाँ .mif को नाम file सिर्जना गर्न।
अवस्थित MIF को लागि मार्ग file (०३०३२५)	—	स्थान प्रविष्ट गर्नुहोस् र file अवस्थित .mif को नाम file तपाईं थप्न चाहानुहुन्छ।
*जारी…*

यो प्यारामिटर मात्र उपलब्ध हुन्छ जब PLL को गतिशील पुन: कन्फिगरेसन सक्रिय हुन्छ।

यो प्यारामिटर नयाँ MIF उत्पन्न गर्दा मात्र उपलब्ध हुन्छ File MIF जेनेरेसनको रूपमा चयन गरिएको छ
विकल्प।

प्यारामिटर	कानूनी मूल्य	विवरण
MIF स्ट्रिमिङका लागि डायनामिक फेज शिफ्ट सक्षम गर्नुहोस् (3)	खोल्नुहोस् वा बन्द गर्नुहोस्	PLL पुन: कन्फिगरेसनको लागि गतिशील चरण शिफ्ट गुणहरू भण्डारण गर्न खोल्नुहोस्।
DPS काउन्टर चयन (6)	C0-C8, सबै सी, or M	डायनामिक फेज शिफ्ट पार गर्न काउन्टर चयन गर्दछ। M प्रतिक्रिया काउन्टर हो र C पोस्ट-स्केल काउन्टर हो।
डायनामिक फेज शिफ्टहरूको संख्या (6)	1–7	चरण शिफ्ट वृद्धिको संख्या चयन गर्दछ। एकल चरण शिफ्ट वृद्धिको आकार VCO अवधिको 1/8 बराबर छ। पूर्वनिर्धारित मान हो 1.
गतिशील चरण शिफ्ट दिशा (6)	सकारात्मक or नकारात्मक	PLL MIF मा भण्डारण गर्न गतिशील चरण शिफ्ट दिशा निर्धारण गर्दछ।

यो प्यारामिटर मात्र उपलब्ध हुन्छ जब अवस्थित MIF मा कन्फिगरेसन थप्नुहोस् File MIF जेनेरेसन विकल्पको रूपमा चयन गरिएको छ

IOPLL IP कोर प्यारामिटरहरू - उन्नत प्यारामिटर ट्याब

तालिका 5. IOPLL IP कोर प्यारामिटरहरू - उन्नत प्यारामिटर ट्याब

प्यारामिटर	कानूनी मूल्य	विवरण
उन्नत प्यारामिटरहरू	—	भौतिक PLL सेटिङहरूको तालिका देखाउँछ जुन तपाईंको इनपुटमा आधारित हुनेछ।

कार्यात्मक विवरण

I/O PLL एक फ्रिक्वेन्सी-नियन्त्रण प्रणाली हो जसले आफैलाई इनपुट घडीमा सिङ्क्रोनाइज गरेर आउटपुट घडी उत्पन्न गर्दछ। PLL ले इनपुट सिग्नल र भोल्युमको आउटपुट सिग्नल बीचको चरण भिन्नतालाई तुलना गर्दछtagई-नियन्त्रित ओसिलेटर (VCO) र त्यसपछि इनपुट वा सन्दर्भ संकेतको फ्रिक्वेन्सीमा स्थिर चरण कोण (लक) कायम गर्न चरण सिङ्क्रोनाइजेसन प्रदर्शन गर्दछ। प्रणालीको सिङ्क्रोनाइजेसन वा नकारात्मक प्रतिक्रिया लूपले PLL लाई चरण-लक हुन बाध्य पार्छ।
तपाइँ PLL लाई फ्रिक्वेन्सी मल्टिप्लायर, डिभाइडर, डिमोड्युलेटर, ट्र्याकिङ जेनेरेटर वा घडी रिकभरी सर्किटको रूपमा कन्फिगर गर्न सक्नुहुन्छ। तपाईं स्थिर फ्रिक्वेन्सीहरू उत्पन्न गर्न, शोर संचार च्यानलबाट संकेतहरू पुन: प्राप्ति गर्न, वा तपाईंको डिजाइन भर घडी संकेतहरू वितरण गर्न PLL हरू प्रयोग गर्न सक्नुहुन्छ।

PLL को निर्माण ब्लकहरू

I/O PLL का मुख्य ब्लकहरू फेज फ्रिक्वेन्सी डिटेक्टर (PFD), चार्ज पम्प, लूप फिल्टर, VCO, र काउन्टरहरू, जस्तै प्रतिक्रिया काउन्टर (M), प्रि-स्केल काउन्टर (N), र पोस्ट- स्केल काउन्टर (सी)। PLL आर्किटेक्चर तपाईंले आफ्नो डिजाइनमा प्रयोग गर्ने यन्त्रमा निर्भर गर्दछ।

यो प्यारामिटर मात्र उपलब्ध हुन्छ जब MIF स्ट्रिमिङका लागि डायनामिक फेज सिफ्ट सक्रिय हुन्छ।

विशिष्ट I/O PLL वास्तुकला

निम्न सर्तहरू सामान्यतया PLL को व्यवहार वर्णन गर्न प्रयोग गरिन्छ:
PLL लक समय - PLL अधिग्रहण समय को रूपमा पनि चिनिन्छ। PLL लक समय PLL ले पावर-अप पछि, प्रोग्राम गरिएको आउटपुट फ्रिक्वेन्सी परिवर्तन पछि, वा PLL रिसेट पछि लक्ष्य आवृत्ति र चरण सम्बन्ध प्राप्त गर्ने समय हो। नोट: सिमुलेशन सफ्टवेयरले यथार्थपरक PLL लक टाइम मोडल गर्दैन। सिमुलेशनले अवास्तविक रूपमा छिटो लक समय देखाउँछ। वास्तविक लक टाइम स्पेसिफिकेशनको लागि, यन्त्र डाटाशीटलाई सन्दर्भ गर्नुहोस्।
PLL रिजोल्युसन - PLL VCO को न्यूनतम आवृत्ति वृद्धि मान। M र N काउन्टरहरूमा बिटहरूको संख्याले PLL रिजोल्युसन मान निर्धारण गर्दछ।
PLL sample दर - FREF sampPLL मा चरण र आवृत्ति सुधार गर्न आवश्यक ling आवृत्ति। पीएलएल एसample दर fREF / N हो।

PLL लक

PLL लक चरण आवृत्ति डिटेक्टरमा दुई इनपुट संकेतहरूमा निर्भर छ। लक संकेत PLLs को एक एसिन्क्रोनस आउटपुट हो। लक सिग्नल गेट गर्न आवश्यक चक्रहरूको संख्या PLL इनपुट घडीमा निर्भर गर्दछ जसले गेट-लक सर्किटरी घडी गर्दछ। PLL को अधिकतम लक समय PLL इनपुट घडीको अवधि द्वारा विभाजित गर्नुहोस् लक संकेत गेट गर्न आवश्यक घडी चक्र संख्या गणना गर्न।

सञ्चालन मोडहरू

IOPLL IP कोरले छवटा फरक घडी प्रतिक्रिया मोडहरूलाई समर्थन गर्दछ। प्रत्येक मोडले घडी गुणन र विभाजन, चरण परिवर्तन, र कर्तव्य-चक्र प्रोग्रामिङ अनुमति दिन्छ।

आउटपुट घडीहरू

IOPLL IP कोरले नौ घडी आउटपुट संकेतहरू उत्पन्न गर्न सक्छ। उत्पन्न घडी आउटपुट संकेतहरू कोर वा बाहिरी बाहिरी ब्लकहरू घडी।
तपाईंले आउटपुट घडी मान ० मा रिसेट गर्न र PLL आउटपुट घडीहरू असक्षम गर्न रिसेट संकेत प्रयोग गर्न सक्नुहुन्छ।
प्रत्येक आउटपुट घडीमा अनुरोध गरिएको सेटिङहरूको सेट हुन्छ जहाँ तपाईंले आउटपुट फ्रिक्वेन्सी, फेज शिफ्ट, र ड्युटी चक्रका लागि इच्छित मानहरू निर्दिष्ट गर्न सक्नुहुन्छ। वांछित सेटिङ्हरू सेटिङहरू हुन् जुन तपाईं आफ्नो डिजाइनमा लागू गर्न चाहनुहुन्छ।

फ्रिक्वेन्सी, फेज शिफ्ट, र ड्युटी साइकलका लागि वास्तविक मानहरू निकटतम सेटिङहरू हुन् (इच्छित सेटिङहरूको सबैभन्दा राम्रो अनुमानित) जुन PLL सर्किटमा लागू गर्न सकिन्छ।

सन्दर्भ घडी स्विचओभर

सन्दर्भ घडी स्विचओभर सुविधाले PLL लाई दुई सन्दर्भ इनपुट घडीहरू बीच स्विच गर्न अनुमति दिन्छ। घडी रिडन्डन्सीको लागि, वा प्रणालीमा जस्तै दोहोरो घडी डोमेन अनुप्रयोगको लागि यो सुविधा प्रयोग गर्नुहोस्। यदि प्राथमिक घडी चल्न रोक्छ भने प्रणालीले अनावश्यक घडी खोल्न सक्छ।
सन्दर्भ घडी स्विचओभर सुविधा प्रयोग गरेर, तपाइँ दोस्रो इनपुट घडीको लागि आवृत्ति निर्दिष्ट गर्न सक्नुहुन्छ, र मोड चयन गर्नुहोस् र स्विचओभरको लागि ढिलाइ गर्नुहोस्।

घडी हानि पत्ता लगाउने र सन्दर्भ घडी स्विचओभर ब्लकमा निम्न कार्यहरू छन्:

सन्दर्भ घडी स्थिति निगरानी गर्दछ। यदि सन्दर्भ घडी असफल भयो भने, घडी स्वचालित रूपमा ब्याकअप घडी इनपुट स्रोतमा स्विच हुन्छ। घडीले घटनालाई सचेत गराउन clkbad र activeclk संकेतहरूको स्थिति अद्यावधिक गर्दछ।
सन्दर्भ घडीलाई दुई फरक फ्रिक्वेन्सीहरू बीच अगाडि र पछाडि स्विच गर्दछ। म्यानुअल रूपमा स्विच कार्य नियन्त्रण गर्न extswitch संकेत प्रयोग गर्नुहोस्। स्विचओभर भएपछि, PLL अस्थायी रूपमा लक हराउन सक्छ र गणना प्रक्रिया मार्फत जान सक्छ।

PLL-to-PLL क्यास्केडिङ

यदि तपाईंले आफ्नो डिजाइनमा PLL हरू क्यास्केड गर्नुभयो भने, स्रोत (अपस्ट्रीम) PLL मा कम ब्यान्डविथ सेटिङ हुनुपर्छ, जबकि गन्तव्य (डाउनस्ट्रीम) PLL मा हाईब्यान्डविथ सेटिङ हुनुपर्छ। क्यास्केडिङको समयमा, स्रोत PLL को आउटपुटले गन्तव्य PLL को सन्दर्भ घडी (इनपुट) को रूपमा कार्य गर्दछ। क्यास्केड गरिएको PLL को ब्यान्डविथ सेटिङहरू फरक हुनुपर्छ। यदि क्यास्केड गरिएको PLL को ब्यान्डविथ सेटिङहरू समान छन् भने, क्यास्केडेड PLL हरू हुन सक्छन् ampनिश्चित फ्रिक्वेन्सीहरूमा लाइफ फेज नाइज। एडजप्लिन इनपुट घडी स्रोत फ्र्याक्चरेबल फ्र्याक्शनल PLL हरू बीच अन्तर-क्यास्केडिङको लागि प्रयोग गरिन्छ।

पोर्टहरू

तालिका 6. IOPLL IP कोर पोर्टहरू

प्यारामिटर	टाइप गर्नुहोस्	अवस्था	विवरण
refclk	इनपुट	आवश्यक छ	I/O PLL चलाउने सन्दर्भ घडी स्रोत।
पहिलो	इनपुट	आवश्यक छ	आउटपुट घडीहरूको लागि एसिन्क्रोनस रिसेट पोर्ट। ० को मानमा सबै आउटपुट घडीहरू रिसेट गर्न यो पोर्ट उच्च ड्राइभ गर्नुहोस्। तपाईंले यो पोर्टलाई प्रयोगकर्ता नियन्त्रण संकेतमा जडान गर्नुपर्छ।
fbclk	इनपुट	ऐच्छिक	I/O PLL को लागि बाह्य प्रतिक्रिया इनपुट पोर्ट। I/O PLL बाह्य प्रतिक्रिया मोड वा शून्य-ढिलाइ बफर मोडमा सञ्चालन हुँदा IOPLL IP कोरले यो पोर्ट सिर्जना गर्दछ। प्रतिक्रिया लूप पूरा गर्न, बोर्ड-स्तर जडानले fbclk पोर्ट र I/O PLL को बाह्य घडी आउटपुट पोर्ट जडान गर्नुपर्छ।
fboutclk	आउटपुट	ऐच्छिक	मिमिक सर्किटरी मार्फत fbclk पोर्ट फीड गर्ने पोर्ट। यदि I/O PLL बाह्य प्रतिक्रिया मोडमा छ भने fboutclk पोर्ट मात्र उपलब्ध हुन्छ।
zdbfbclk	द्विदिशात्मक	ऐच्छिक	नक्कल सर्किटरीसँग जोड्ने द्विदिशात्मक पोर्ट। यो पोर्टले I/O PLL को सकारात्मक प्रतिक्रिया समर्पित आउटपुट पिनमा राखिएको द्विदिशात्मक पिनमा जडान गर्नुपर्छ। zdbfbclk पोर्ट I/O PLL शून्य ढिलाइ बफर मोडमा छ भने मात्र उपलब्ध छ। शून्य-ढिलाइ बफर मोड प्रयोग गर्दा संकेत प्रतिबिम्बबाट बच्नको लागि, द्विदिश I/O पिनमा बोर्ड ट्रेसहरू नराख्नुहोस्।
ताला लगाइएको	आउटपुट	ऐच्छिक	PLL ले लक प्राप्त गर्दा IOPLL IP कोरले यो पोर्ट उच्च ड्राइभ गर्छ। IOPLL लक हुँदासम्म पोर्ट उच्च रहन्छ। I/O PLL ले लक गरिएको पोर्टलाई जोड दिन्छ जब सन्दर्भ घडी र प्रतिक्रिया घडीको चरणहरू र आवृत्तिहरू
*जारी…*

प्यारामिटर	टाइप गर्नुहोस्	अवस्था	विवरण
			समान वा लक सर्किट सहिष्णुता भित्र। जब दुई घडी संकेतहरू बीचको भिन्नताले लक सर्किट सहिष्णुता नाघ्छ, I/O PLL ले लक गुमाउँछ।
refclk1	इनपुट	ऐच्छिक	दोस्रो सन्दर्भ घडी स्रोत जसले घडीको स्विचओभर सुविधाको लागि I/O PLL चलाउँछ।
extswitch	इनपुट	ऐच्छिक	म्यानुअल रूपमा घडी स्विच गर्न कम्तिमा 1 घडी चक्रहरूको लागि extswitch सिग्नल कम (0'b3) माथी गर्नुहोस्।
activeclk	आउटपुट	ऐच्छिक	I/O PLL द्वारा कुन सन्दर्भ घडी स्रोत प्रयोग गरिएको छ भनेर संकेत गर्न आउटपुट संकेत।
clkbad	आउटपुट	ऐच्छिक	आउटपुट संकेत जसले सन्दर्भ घडी स्रोतको स्थिति राम्रो वा खराब छ भनेर संकेत गर्दछ।
cascade_out	आउटपुट	ऐच्छिक	डाउनस्ट्रीम I/O PLL मा फिड गर्ने आउटपुट संकेत।
adjpllin	इनपुट	ऐच्छिक	अपस्ट्रीम I/O PLL बाट फिड गर्ने इनपुट सिग्नल।
outclk__[]	आउटपुट	ऐच्छिक	I/O PLL बाट आउटपुट घडी।

IOPLL Intel FPGA IP कोर प्रयोगकर्ता गाइड अभिलेख

यदि IP कोर संस्करण सूचीबद्ध छैन भने, अघिल्लो IP कोर संस्करणको लागि प्रयोगकर्ता गाइड लागू हुन्छ

आईपी कोर संस्करण	प्रयोगकर्ता गाइड
17.0	Altera I/O फेज-लक लूप (Altera IOPLL) IP कोर प्रयोगकर्ता गाइड
16.1	Altera I/O फेज-लक लूप (Altera IOPLL) IP कोर प्रयोगकर्ता गाइड
16.0	Altera I/O फेज-लक लूप (Altera IOPLL) IP कोर प्रयोगकर्ता गाइड
15.0	Altera I/O फेज-लक लूप (Altera IOPLL) IP कोर प्रयोगकर्ता गाइड

IOPLL Intel FPGA IP कोर प्रयोगकर्ता गाइडको लागि कागजात संशोधन इतिहास

कागजात संस्करण	इंटेल क्वार्टस® प्राइम संस्करण	परिवर्तनहरू
2019.06.24	18.1	मा समर्पित घडी इनपुटहरूको लागि विवरण अद्यावधिक गरियो विशिष्ट I/O PLL वास्तुकला रेखाचित्र।
2019.01.03	18.1	• अद्यावधिक गरियो PLL LVDS_CLK/LOADEN आउटपुट पोर्टमा पहुँच मा प्यारामिटर IOPLL IP कोर प्यारामिटरहरू - सेटिङ्हरू ट्याब तालिका। • मा zdbfbclk पोर्टको लागि विवरण अद्यावधिक गरियो IOPLL आईपी कोर पोर्टहरू तालिका।
2018.09.28	18.1	• मा extswitch को लागि विवरण सही गरियो IOPLL आईपी कोर पोर्टहरू तालिका। • इन्टेल रिब्रान्डिङ अनुसार निम्न IP कोरहरू पुन: नामाकरण गरियो: — Altera IOPLL IP कोरलाई IOPLL Intel FPGA IP कोरमा परिवर्तन गरियो। — Altera PLL Reconfig IP कोरलाई PLL Reconfig Intel FPGA IP कोरमा परिवर्तन गरियो। — Arria 10 FPLL IP कोरलाई fPLL Intel Arria 10/Cyclone 10 FPGA IP कोरमा परिवर्तन गरियो।

मिति	संस्करण	परिवर्तनहरू
जुन २०२३	2017.06.16	• Intel Cyclone 10 GX यन्त्रहरूको लागि समर्थन थपियो। • Intel को रूपमा पुन: ब्रान्ड गरिएको।
डिसेम्बर २०२२	2016.12.05	IP कोरको पहिलो पोर्टको विवरण अद्यावधिक गरियो।
जुन २०२३	2016.06.23	• अद्यावधिक गरिएको IP कोर प्यारामिटरहरू - सेटिङहरू ट्याब तालिका। — म्यानुअल ओभरराइड प्यारामिटरहरूको साथ म्यानुअल स्विचओभर र स्वचालित स्विचओभरको लागि विवरण अद्यावधिक गरियो। घडी स्विचओभर नियन्त्रण संकेत सक्रिय कम छ। - स्विचओभर ढिलाइ प्यारामिटरको लागि विवरण अद्यावधिक गरियो। • IP कोर प्यारामिटरहरूमा DPS काउन्टर चयन प्यारामिटरका लागि परिभाषित M र C काउन्टरहरू - डायनामिक पुन: कन्फिगरेसन ट्याब तालिका। • विशिष्ट I/O PLL आर्किटेक्चर रेखाचित्रमा क्लकस्विचबाट एक्स्टस्विचमा घडीको स्विचओभर पोर्ट नाम परिवर्तन गरियो।
मे १९४२	2016.05.02	अपडेट गरिएको आईपी कोर प्यारामिटरहरू - गतिशील पुन: कन्फिगरेसन ट्याब तालिका।
मे १९४२	2015.05.04	IP कोर प्यारामिटरहरूमा PLL LVDS_CLK/LOADEN आउटपुट पोर्ट प्यारामिटरमा पहुँच सक्षम गर्नको लागि विवरण अद्यावधिक गरियो - सेटिङ्स ट्याब तालिका। Altera IOPLL र Altera LVDS SERDES IP कोर तालिकाको I/O र Arria 10 यन्त्रहरू अध्यायमा हाई स्पीड I/O बीचको सिग्नल इन्टरफेसमा लिङ्क थपियो।
अगस्त २०२३	2014.08.18	प्रारम्भिक रिलीज।

कागजातहरू / स्रोतहरू

intel UG-01155 IOPLL FPGA IP कोर [pdf] प्रयोगकर्ता गाइड
UG-01155 IOPLL FPGA IP कोर, UG-01155, IOPLL FPGA IP कोर, FPGA IP कोर

सन्दर्भहरू

प्रयोगकर्ता पुस्तिका

intel UG-01155 IOPLL FPGA IP कोर

IOPLL Intel® FPGA IP कोर प्रयोगकर्ता गाइड