intel UG-01155 IOPLL FPGA IP Core

Թարմացվել է Intel® Quartus® Prime Design Suite-ի համար. 18.1

IOPLL Intel® FPGA IP Core Օգտագործողի ուղեցույց

IOPLL Intel® FPGA IP միջուկը թույլ է տալիս կարգավորել Intel Arria® 10 և Intel Cyclone® 10 GX I/O PLL-ի կարգավորումները:

IOPLL IP միջուկը աջակցում է հետևյալ հատկանիշներին.

• Աջակցում է ժամացույցի հետադարձ կապի վեց տարբեր ռեժիմներ՝ ուղղակի, արտաքին հետադարձ կապ, նորմալ, աղբյուրի համաժամանակյա, զրոյական ուշացման բուֆեր և LVDS ռեժիմ:
• Ստեղծում է մինչև ինը ժամացույցի ելքային ազդանշան Intel Arria 10 և Intel CycloneM 10 GX սարքերի համար:
• Անցում է երկու տեղեկատու մուտքային ժամացույցների միջև:
• Աջակցում է հարակից PLL (adjplin) մուտքագրումը՝ PLL կասկադային ռեժիմում վերընթաց PLL-ի հետ միանալու համար:
• Առաջացնում է հիշողության սկզբնավորումը File (.mif) և թույլ է տալիս PLL dynamicV reconfiguration:
• Աջակցում է PLL դինամիկ փուլային հերթափոխին:

Առնչվող տեղեկատվություն

• Ներածություն Intel FPGA IP միջուկներին
  Լրացուցիչ տեղեկություններ է տրամադրում Intel FPGA IP միջուկների և պարամետրերի խմբագրիչի մասին:
• Գործողության ռեժիմները 9-րդ էջում
• Ելքային ժամացույցներ 10-րդ էջում
• Տեղեկատվական ժամացույցի անջատում էջ 10-ում
• PLL-to-PLL Կասկադավորում էջ 11-ում
• IOPLL Intel FPGA IP Core Օգտագործողի ուղեցույց Արխիվներ 12-րդ էջում

Տրամադրում է օգտատերերի ուղեցույցների ցանկ IOPLL Intel FPGA IP միջուկի նախորդ տարբերակների համար:

Սարքի ընտանիքի աջակցություն

IOPLL IP միջուկն աջակցում է միայն Intel Arria 10 և Intel Cyclone 10 GX սարքերի ընտանիքներին:

IOPLL IP հիմնական պարամետրեր

IOPLL IP-ի հիմնական պարամետրերի խմբագրիչը հայտնվում է IP կատալոգի PLL կատեգորիայում:

Պարամետր	Իրավական արժեք	Նկարագրություն
Սարքի ընտանիք	Intel Arria 10, Intel Ցիկլոն 10 GX	Նշում է սարքի ընտանիքը:
Բաղադրիչ	—	Նշում է թիրախային սարքը:
Արագության դասարան	—	Նշում է թիրախային սարքի արագության աստիճանը:
PLL ռեժիմ	Ամբողջական թիվ-Ն PLL	Նշում է IOPLL IP միջուկի համար օգտագործվող ռեժիմը: Միակ օրինական ընտրությունն է Integer-N PLL. Եթե ​​Ձեզ անհրաժեշտ է կոտորակային PLL, դուք պետք է օգտագործեք fPLL Intel Arria 10/Cyclone 10 FPGA IP միջուկը:
Հղման ժամացույցի հաճախականությունը	—	Նշում է մուտքային ժամացույցի մուտքային հաճախականությունը՝ refclk, ՄՀց-ով: Լռելյայն արժեքն է 100.0 ՄՀց. Նվազագույն և առավելագույն արժեքը կախված է ընտրված սարքից:
Միացնել արգելափակված ելքային պորտը	Միացնել կամ անջատել	Միացրեք՝ կողպված միացքը միացնելու համար:
Միացնել ֆիզիկական ելքային ժամացույցի պարամետրերը	Միացնել կամ անջատել	Միացրեք՝ PLL հաշվիչի ֆիզիկական պարամետրերը մուտքագրելու համար՝ ելքային ժամացույցի ցանկալի հաճախականությունը նշելու փոխարեն:
Գործողության ռեժիմ	ուղիղ, արտաքին հետադարձ կապ, նորմալ, աղբյուրը համաժամանակյա, զրոյական ուշացման բուֆեր, կամ lvds	Նշում է PLL-ի աշխատանքը: Լռելյայն գործողությունն է ուղիղ ռեժիմ. • Եթե ընտրում եք ուղիղ ռեժիմում, PLL-ը նվազագույնի է հասցնում հետադարձ կապի ուղու երկարությունը՝ PLL ելքում հնարավոր ամենափոքր ցնցում առաջացնելու համար: PLL-ի ներքին ժամացույցի և արտաքին ժամացույցի ելքերը փուլային տեղաշարժվում են PLL ժամացույցի մուտքագրման նկատմամբ: Այս ռեժիմում PLL-ը չի փոխհատուցում ժամացույցի որևէ ցանց: • Եթե ընտրում եք նորմալ ռեժիմում, PLL-ը փոխհատուցում է ժամացույցի ելքի կողմից օգտագործվող ներքին ժամացույցի ցանցի ուշացումը: Եթե ​​PLL-ն օգտագործվում է նաև արտաքին ժամացույցի ելքային փին վարելու համար, տեղի է ունենում ազդանշանի համապատասխան փուլային տեղաշարժ ելքային փինում: • Եթե ընտրում եք աղբյուրը համաժամանակյա ռեժիմում, ժամացույցի հետաձգումը փինից դեպի I/O մուտքագրման ռեգիստրը համընկնում է տվյալների հետաձգման հետ PIN-ից դեպի I/O մուտքագրման ռեգիստր: • Եթե ընտրում եք արտաքին հետադարձ կապ ռեժիմում, դուք պետք է միացնեք fbclk մուտքագրման պորտը մուտքային փինին: Տախտակի մակարդակի միացումը պետք է միացնի ինչպես մուտքային փին, այնպես էլ արտաքին ժամացույցի ելքային պորտը՝ fboutclk: fbclk պորտը հավասարեցված է մուտքային ժամացույցի հետ: • Եթե ընտրում եք զրոյական ուշացման բուֆեր ռեժիմում, PLL-ը պետք է սնուցի արտաքին ժամացույցի ելքային փին և փոխհատուցի այդ փինով ներմուծված ուշացումը: Պինին նկատվող ազդանշանը համաժամացվում է մուտքային ժամացույցի հետ: PLL ժամացույցի ելքը միանում է altbidir պորտին և մղում zdbfbclk-ը որպես ելքային նավահանգիստ: Եթե ​​PLL-ը նաև վարում է ներքին ժամացույցի ցանցը, տեղի է ունենում այդ ցանցի համապատասխան փուլային տեղաշարժ: • Եթե ընտրում եք lvds ռեժիմը, պահպանվում է SERDES-ի ներքին ռեգիստրում գտնվող քորոցների տվյալների և ժամացույցի նույնական հարաբերությունները: Ռեժիմը փոխհատուցում է LVDS ժամացույցի ցանցի ուշացումները, ինչպես նաև տվյալների փին և ժամացույցի մուտքագրման փին մինչև SERDES գրավման ռեգիստրի ուղիները:
Ժամացույցների քանակը	1–9	Նշում է PLL նախագծում յուրաքանչյուր սարքի համար պահանջվող ելքային ժամացույցների քանակը: Ելքային հաճախականության, փուլային հերթափոխի և աշխատանքային ցիկլի պահանջվող կարգավորումները ցուցադրվում են՝ ելնելով ընտրված ժամացույցների քանակից:
Նշեք VCO հաճախականությունը	Միացնել կամ անջատել	Թույլ է տալիս սահմանափակել VCO հաճախականությունը նշված արժեքով: Սա օգտակար է LVDS արտաքին ռեժիմի համար PLL ստեղծելիս, կամ եթե ցանկալի է դինամիկ փուլային հերթափոխի քայլի չափը:
շարունակել…

Պարամետր	Իրավական արժեք	Նկարագրություն
VCO հաճախականություն (1)	—	• Երբ Միացնել ֆիզիկական ելքային ժամացույցի պարամետրերը միացված է - ցուցադրում է VCO հաճախականությունը՝ հիմնվելով համարի արժեքների վրա Հղման ժամացույցի հաճախականությունը, Բազմապատկման գործակից (M-հաշվիչ), և Բաժանման գործակից (N-հաշվիչ). • Երբ Միացնել ֆիզիկական ելքային ժամացույցի պարամետրերը անջատված է - թույլ է տալիս նշել VCO հաճախականության պահանջվող արժեքը: Լռելյայն արժեքն է 600.0 ՄՀց.
Ժամացույցի համաշխարհային անվանումը տվեք	Միացնել կամ անջատել	Թույլ է տալիս վերանվանել ելքային ժամացույցի անունը:
Ժամացույցի անվանումը	—	Synopsis Design Constraints-ի (SDC) օգտագործողի ժամացույցի անվանումը:
Ցանկալի հաճախականություն	—	Նշում է համապատասխան ելքային ժամացույցի պորտի ելքային ժամացույցի հաճախականությունը՝ outclk[], ՄՀց-ով: Լռելյայն արժեքն է 100.0 ՄՀց. Նվազագույն և առավելագույն արժեքները կախված են օգտագործվող սարքից: PLL-ը կարդում է միայն առաջին վեց տասնորդական տեղերի թվերը:
Փաստացի հաճախականություն	—	Թույլ է տալիս ընտրել իրական ելքային ժամացույցի հաճախականությունը հասանելի հաճախականությունների ցանկից: Լռելյայն արժեքը ցանկալի հաճախականությանը ամենամոտ հասանելի հաճախությունն է:
Phase Shift միավորներ	ps or աստիճաններ	Նշում է փուլային հերթափոխի միավորը համապատասխան ելքային ժամացույցի պորտի համար, outclk[], պիկովայրկյաններով (ps) կամ աստիճաններով:
Ցանկալի փուլային փոփոխություն	—	Նշում է ֆազային հերթափոխի համար պահանջվող արժեքը: Լռելյայն արժեքն է 0 պս.
Փաստացի փուլային հերթափոխ	—	Թույլ է տալիս ընտրել իրական փուլային տեղաշարժը հասանելի փուլային արժեքների ցանկից: Լռելյայն արժեքը ամենամոտ հասանելի փուլային տեղաշարժն է ցանկալի փուլային հերթափոխին:
Ցանկալի աշխատանքային ցիկլ	0.0–100.0	Նշում է պահանջվող արժեքը աշխատանքային ցիկլի համար: Լռելյայն արժեքն է 50.0%.
Փաստացի աշխատանքային ցիկլ	—	Թույլ է տալիս ընտրել իրական աշխատանքային ցիկլը հասանելի աշխատանքային ցիկլի արժեքների ցանկից: Լռելյայն արժեքը ցանկալի աշխատանքային ցիկլին ամենամոտ հասանելի աշխատանքային ցիկլն է:
Բազմապատկման գործակից (M-հաշվիչ) (2)	4–511	Հատկանշում է M-հաշվիչի բազմապատկման գործակիցը: M հաշվիչի իրավական միջակայքը 4–511 է։ Այնուամենայնիվ, նվազագույն օրինական PFD հաճախականության և առավելագույն օրինական VCO հաճախականության սահմանափակումները սահմանափակում են M հաշվիչների արդյունավետ միջակայքը մինչև 4–160:
Բաժանման գործակից (N-հաշվիչ) (2)	1–511	Նշում է N-հաշվիչի բաժանման գործակիցը: N հաշվիչի իրավական միջակայքը 1–511 է։ Այնուամենայնիվ, նվազագույն օրինական PFD հաճախականության սահմանափակումները սահմանափակում են N հաշվիչի արդյունավետ միջակայքը մինչև 1-80:
Բաժանման գործակից (C-հաշվիչ) (2)	1–511	Նշում է ելքային ժամացույցի բաժանման գործակիցը (C-հաշվիչ):

1. Այս պարամետրը հասանելի է միայն այն դեպքում, երբ «Միացնել ֆիզիկական ելքային ժամացույցի պարամետրերը» անջատված է:
2. Այս պարամետրը հասանելի է միայն այն դեպքում, երբ ակտիվացնել ֆիզիկական ելքային ժամացույցի պարամետրերը միացված է:

IOPLL IP հիմնական պարամետրեր – Կարգավորումների ներդիր

Աղյուսակ 2. IOPLL IP հիմնական պարամետրեր – Կարգավորումներ ներդիր

Պարամետր	Իրավական արժեք	Նկարագրություն
PLL թողունակության նախադրված	Ցածր, Միջին, կամ Բարձր	Նշում է PLL թողունակության նախադրված պարամետրը: Լռելյայն ընտրությունն է Ցածր.
PLL ավտոմատ վերականգնում	Միացնել կամ անջատել	Ավտոմատ կերպով վերականգնում է PLL-ը կողպեքի կորստի դեպքում:
Ստեղծեք երկրորդ մուտքագրում clk «refclk1»	Միացնել կամ անջատել	Միացրեք՝ ձեր PLL-ին կցված պահուստային ժամացույց տրամադրելու համար, որը կարող է անցնել ձեր սկզբնական տեղեկատու ժամացույցի հետ:
Երկրորդ տեղեկատու ժամացույցի հաճախականությունը	—	Ընտրում է երկրորդ մուտքային ժամացույցի ազդանշանի հաճախականությունը: Լռելյայն արժեքն է 100.0 ՄՀց. Նվազագույն և առավելագույն արժեքը կախված է օգտագործվող սարքից:
Ստեղծեք «active_clk» ազդանշան՝ օգտագործվող մուտքային ժամացույցը նշելու համար	Միացնել կամ անջատել	Միացրեք՝ activeclk ելքը ստեղծելու համար: Activeclk ելքը ցույց է տալիս մուտքային ժամացույցը, որն օգտագործվում է PLL-ի կողմից: Ցածր ելքային ազդանշանը ցույց է տալիս refclk, իսկ ելքային ազդանշանը՝ բարձր՝ refclk1:
Ստեղծեք «clkbad» ազդանշան յուրաքանչյուր մուտքային ժամացույցի համար	Միացնել կամ անջատել	Միացրեք՝ երկու clkbad ելք ստեղծելու համար՝ մեկը յուրաքանչյուր մուտքային ժամացույցի համար: Ցածր ելքային ազդանշանը ցույց է տալիս, որ ժամացույցը աշխատում է, իսկ ելքային ազդանշանը ցույց է տալիս, որ ժամացույցը չի աշխատում:
Անցման ռեժիմ	Ավտոմատ անջատում, Ձեռքով անցում, կամ Ավտոմատ անջատում` ձեռքով փոխարինմամբ	Նշում է դիզայնի կիրառման համար անցման ռեժիմը: IP-ն աջակցում է անցման երեք ռեժիմ. • Եթե ընտրում եք Ավտոմատ անջատում ռեժիմում, PLL սխեման վերահսկում է ընտրված հղման ժամացույցը: Եթե ​​մեկ ժամացույցը դադարում է, միացումն ավտոմատ կերպով անցնում է պահուստային ժամացույցին մի քանի ժամացույցի ցիկլով և թարմացնում է կարգավիճակի ազդանշանները, clkbad-ը և activeclk-ը: • Եթե ընտրում եք Ձեռքով անցում ռեժիմ, երբ կառավարման ազդանշանը, անջատիչը, փոխվում է տրամաբանական բարձրից մինչև տրամաբանական ցածր և մնում է ցածր առնվազն երեք ժամացույցի ցիկլերի ընթացքում, մուտքային ժամացույցը անցնում է մյուս ժամացույցին: extswitch-ը կարող է ստեղծվել FPGA հիմնական տրամաբանությունից կամ մուտքագրման փինից: • Եթե ընտրում եք Ավտոմատ անջատում` ձեռքով փոխարինմամբ ռեժիմ, երբ անջատիչի ազդանշանը ցածր է, այն անտեսում է ավտոմատ անջատիչի գործառույթը: Քանի դեռ անջատիչի անջատիչը ցածր է, անցման հետագա գործողությունն արգելափակված է: Այս ռեժիմն ընտրելու համար ձեր երկու ժամացույցի աղբյուրները պետք է աշխատեն, և երկու ժամացույցների հաճախականությունը չի կարող տարբերվել ավելի քան 20%: Եթե ​​երկու ժամացույցները նույն հաճախականության վրա չեն, բայց դրանց ժամանակաշրջանի տարբերությունը 20%-ի սահմաններում է, ժամացույցի կորստի հայտնաբերման բլոկը կարող է հայտնաբերել կորցրած ժամացույցը: PLL-ը, ամենայն հավանականությամբ, դուրս է գալիս կողպումից PLL ժամացույցի մուտքագրման անցումից հետո և ժամանակ է պահանջում նորից կողպելու համար:
Անցման հետաձգում	0–7	Փոխանցման գործընթացին ավելացնում է որոշակի քանակությամբ ցիկլի ուշացում: Նախնական արժեքը 0 է:
Մուտք դեպի PLL LVDS_CLK/ LOADEN ելքային նավահանգիստ	Հաշմանդամ, Միացնել LVDS_CLK/ LOADEN 0, կամ Միացնել LVDS_CLK/ LOADEN 0 & 1	Ընտրել Միացնել LVDS_CLK/LOADEN 0-ը or Միացնել LVDS_CLK/ LOADEN 0 & 1 միացնելու PLL lvds_clk կամ բեռնել ելքային նավահանգիստը: Միացնում է այս պարամետրը, եթե PLL-ը սնուցում է LVDS SERDES բլոկը արտաքին PLL-ով: LVDS պորտերով I/O PLL outclk պորտերն օգտագործելիս outclk[0..3] օգտագործվում է lvds_clk[0,1] և loaden[0,1] պորտերի համար, outclk4-ը կարող է օգտագործվել coreclk պորտերի համար:
Միացնել մուտքը PLL DPA ելքային նավահանգիստ	Միացնել կամ անջատել	Միացրեք՝ PLL DPA ելքային միացքը միացնելու համար:
շարունակել…

Պարամետր	Իրավական արժեք	Նկարագրություն
Միացնել PLL ժամացույցի արտաքին ելքային միացքը	Միացնել կամ անջատել	Միացրեք՝ PLL ժամացույցի արտաքին ելքային միացքը միացնելու համար:
Նշում է, թե որ outclk-ը պետք է օգտագործվի որպես extclk_out[0] աղբյուր	C0 – C8	Նշում է outclk պորտը, որն օգտագործվում է որպես extclk_out[0] աղբյուր:
Նշում է, թե որ outclk-ը պետք է օգտագործվի որպես extclk_out[1] աղբյուր	C0 – C8	Նշում է outclk պորտը, որն օգտագործվում է որպես extclk_out[1] աղբյուր:

Կասկադային ներդիր

Աղյուսակ 3. IOPLL IP հիմնական պարամետրեր – Կասկադային ներդիր3

Պարամետր	Իրավական արժեք	Նկարագրություն
Ստեղծեք «կասկադ դուրս» ազդանշան՝ ներքև գտնվող PLL-ի հետ միանալու համար	Միացնել կամ անջատել	Միացրեք cascade_out պորտը ստեղծելու համար, որը ցույց է տալիս, որ այս PLL-ը աղբյուր է և միանում է նպատակակետի (ներքև) PLL-ին:
Նշում է, թե որ ելքը պետք է օգտագործվի որպես կասկադային աղբյուր	0–8	Նշում է կասկադային աղբյուրը:
Ստեղծեք adjpllin կամ cclk ազդանշան՝ վերընթաց PLL-ի հետ միանալու համար	Միացնել կամ անջատել	Միացրեք՝ մուտքային միացք ստեղծելու համար, որը ցույց է տալիս, որ այս PLL-ը նպատակակետ է և միանում է աղբյուրի (վերին հոսանքով) PLL-ին:

Դինամիկ վերակազմակերպման ներդիր

Աղյուսակ 4. IOPLL IP հիմնական պարամետրեր – Դինամիկ վերակազմակերպման ներդիր

Պարամետր	Իրավական արժեք	Նկարագրություն
Միացնել PLL-ի դինամիկ վերակազմավորումը	Միացնել կամ անջատել	Միացրեք այս PLL-ի դինամիկ վերակազմավորումը (PLL Reconfig Intel FPGA IP միջուկի հետ համատեղ):
Միացնել մուտքը դինամիկ փուլային հերթափոխի նավահանգիստներին	Միացնել կամ անջատել	Միացրեք PLL-ի հետ դինամիկ փուլային հերթափոխի միջերեսը:
MIF Generation Option (3)	Ստեղծել Նոր MIF File, Ավելացնել կոնֆիգուրացիա գոյություն ունեցող MIF-ին File, և Ստեղծեք MIF File IP-ի ստեղծման ժամանակ	Կամ ստեղծել նոր .mif file պարունակում է I/O PLL-ի ընթացիկ կոնֆիգուրացիան կամ ավելացրեք այս կոնֆիգուրացիան գոյություն ունեցող .mif-ին file. Դուք կարող եք օգտագործել այս .mif file դինամիկ վերակազմավորման ժամանակ՝ I/O PLL-ն իր ընթացիկ կարգավորումներին վերակազմավորելու համար:
Ճանապարհ դեպի Նոր MIF file (4)	—	Մուտքագրեք գտնվելու վայրը և file անունը նոր .mif file ստեղծվելիք։
Ճանապարհ դեպի գոյություն ունեցող MIF file (5)	—	Մուտքագրեք գտնվելու վայրը և file գոյություն ունեցող .mif file դուք մտադիր եք ավելացնել.
շարունակել…

1. Այս պարամետրը հասանելի է միայն այն դեպքում, երբ Միացնել PLL-ի դինամիկ վերակազմավորումը միացված է:
2. Այս պարամետրը հասանելի է միայն նոր MIF-ի ստեղծման ժամանակ File ընտրված է որպես MIF սերունդ
   Տարբերակ.

   Պարամետր	Իրավական արժեք	Նկարագրություն
   Միացնել Dynamic Phase Shift-ը MIF հոսքի համար (3)	Միացնել կամ անջատել	Միացրեք՝ PLL-ի վերակազմավորման համար դինամիկ փուլային հերթափոխի հատկությունները պահելու համար:
   DPS հաշվիչի ընտրություն (6)	C0–C8, Բոլոր C, or M	Ընտրում է հաշվիչը դինամիկ փուլային տեղաշարժ անցնելու համար: M-ը հետադարձ հաշվիչն է, իսկ C-ն՝ հետմասշտաբային հաշվիչներ:
   Դինամիկ փուլային տեղաշարժերի քանակը (6)	1–7	Ընտրում է փուլային հերթափոխի ավելացումների քանակը: Մեկ փուլային հերթափոխի ավելացման չափը հավասար է VCO ժամանակաշրջանի 1/8-ին: Լռելյայն արժեքն է 1.
   Դինամիկ փուլային հերթափոխի ուղղություն (6)	Դրական or Բացասական	Որոշում է դինամիկ փուլային հերթափոխի ուղղությունը՝ PLL MIF-ում պահելու համար:

3. Այս պարամետրը հասանելի է միայն գոյություն ունեցող MIF-ին կոնֆիգուրացիա ավելացնելու դեպքում File ընտրված է որպես MIF Generation Option

IOPLL IP հիմնական պարամետրեր – Ընդլայնված պարամետրերի ներդիր

Աղյուսակ 5. IOPLL IP-ի հիմնական պարամետրեր – Ընդլայնված պարամետրերի ներդիր

Պարամետր	Իրավական արժեք	Նկարագրություն
Ընդլայնված պարամետրեր	—	Ցուցադրում է ֆիզիկական PLL կարգավորումների աղյուսակը, որը կիրականացվի ձեր տվյալների հիման վրա:

Ֆունկցիոնալ նկարագրություն

• I/O PLL-ը հաճախականության վերահսկման համակարգ է, որը ստեղծում է ելքային ժամացույց՝ համաժամացնելով ինքն իրեն մուտքային ժամացույցի հետ: PLL-ը համեմատում է փուլային տարբերությունը մուտքային և ելքային ազդանշանի միջևtage-վերահսկվող oscillator (VCO) և այնուհետև կատարում է փուլային համաժամացում՝ մուտքային կամ հղումային ազդանշանի հաճախականության վրա կայուն փուլային անկյուն (կողպեք) պահպանելու համար: Համակարգի համաժամացման կամ բացասական հետադարձ կապի հանգույցը ստիպում է PLL-ին փուլային արգելափակում:
• Դուք կարող եք կարգավորել PLL-ները որպես հաճախականության բազմապատկիչներ, բաժանիչներ, դեմոդուլյատորներ, հետևող գեներատորներ կամ ժամացույցի վերականգնման սխեմաներ: Դուք կարող եք օգտագործել PLL-ներ՝ կայուն հաճախականություններ ստեղծելու, աղմկոտ կապի ալիքից ազդանշաններ վերականգնելու կամ ձեր դիզայնի վրա ժամացույցի ազդանշաններ տարածելու համար:

PLL-ի շինանյութեր

I/O PLL-ի հիմնական բլոկներն են փուլային հաճախականության դետեկտորը (PFD), լիցքավորման պոմպը, հանգույցի ֆիլտրը, VCO-ն և հաշվիչները, ինչպիսիք են հետադարձ հաշվիչը (M), նախնական մասշտաբի հաշվիչը (N) և հետ- սանդղակի հաշվիչներ (C): PLL ճարտարապետությունը կախված է այն սարքից, որը դուք օգտագործում եք ձեր դիզայնում:

Այս պարամետրը հասանելի է միայն այն դեպքում, երբ միացված է Enable Dynamic Phase Shift for MIF Streaming-ը:

Տիպիկ I/O PLL ճարտարապետություն

• Հետևյալ տերմինները սովորաբար օգտագործվում են PLL-ի վարքագիծը նկարագրելու համար.
  PLL կողպման ժամանակը, որը նաև հայտնի է որպես PLL ձեռքբերման ժամանակ: PLL կողպման ժամանակը PLL-ի նպատակային հաճախականության և փուլային հարաբերությունների հասնելու ժամանակն է միացումից հետո, ծրագրավորված ելքային հաճախականության փոփոխությունից հետո կամ PLL վերականգնումից հետո: Նշում. Մոդելավորման ծրագիրը չի մոդելավորում իրատեսական PLL կողպման ժամանակը: Մոդելավորումը ցույց է տալիս անիրատեսական արագ կողպման ժամանակը: Կողպման իրական ժամանակի ճշգրտման համար տես սարքի տվյալների թերթիկը:
• PLL բանաձեւը - PLL VCO-ի հաճախականության նվազագույն ավելացման արժեքը: M և N հաշվիչների բիթերի քանակը որոշում է PLL լուծման արժեքը:
• PLL sample rate-ի FREF sampling հաճախականությունը, որն անհրաժեշտ է PLL-ում փուլի և հաճախականության ուղղումը կատարելու համար: The PLL sampտոկոսադրույքը fREF / N է:

PLL կողպեք

PLL կողպեքը կախված է ֆազային հաճախականության դետեկտորի երկու մուտքային ազդանշաններից: Կողպեքի ազդանշանը PLL-ների ասինխրոն ելքն է: Կողպեքի ազդանշանը փակելու համար պահանջվող ցիկլերի քանակը կախված է PLL մուտքային ժամացույցից, որը ժամացույց է անում փակ կողպեքի սխեման: PLL-ի կողպման առավելագույն ժամանակը բաժանեք PLL մուտքային ժամացույցի ժամանակաշրջանի վրա՝ կողպման ազդանշանը բացելու համար անհրաժեշտ ժամացույցի ցիկլերի քանակը հաշվարկելու համար:

Գործողության ռեժիմներ

IOPLL IP միջուկն աջակցում է ժամացույցի հետադարձ կապի վեց տարբեր ռեժիմներ: Յուրաքանչյուր ռեժիմ թույլ է տալիս ժամացույցի բազմապատկում և բաժանում, փուլերի տեղափոխում և աշխատանքային ցիկլի ծրագրավորում:

Ելքային ժամացույցներ

• IOPLL IP միջուկը կարող է առաջացնել մինչև ինը ժամացույցի ելքային ազդանշան: Ստեղծված ժամացույցի ելքային ազդանշանները ժամացույցում են միջուկը կամ միջուկից դուրս գտնվող արտաքին բլոկները:
• Դուք կարող եք օգտագործել վերակայման ազդանշանը՝ ելքային ժամացույցի արժեքը 0-ի վերակայելու և PLL ելքային ժամացույցներն անջատելու համար:
• Յուրաքանչյուր ելքային ժամացույց ունի պահանջվող կարգավորումների մի շարք, որտեղ դուք կարող եք նշել ելքային հաճախականության, փուլային հերթափոխի և աշխատանքային ցիկլի ցանկալի արժեքները: Ցանկալի կարգավորումներն այն կարգավորումներն են, որոնք ցանկանում եք կիրառել ձեր դիզայնում:
• Հաճախականության, փուլային հերթափոխի և աշխատանքային ցիկլի իրական արժեքները ամենամոտ պարամետրերն են (ցանկալի պարամետրերից լավագույն մոտավոր), որոնք կարող են իրականացվել PLL միացումում:

Տեղեկատվական ժամացույցի անջատիչ

Հղման ժամացույցի անցման գործառույթը թույլ է տալիս PLL-ին անցնել երկու տեղեկատու մուտքային ժամացույցների միջև: Օգտագործեք այս հատկությունը ժամացույցի ավելորդության կամ երկակի ժամացույցի տիրույթի հավելվածի համար, օրինակ՝ համակարգում: Համակարգը կարող է միացնել ավելորդ ժամացույցը, եթե առաջնային ժամացույցը դադարի աշխատել:
Օգտագործելով տեղեկատու ժամացույցի անցման հատկությունը, կարող եք նշել երկրորդ մուտքային ժամացույցի հաճախականությունը և ընտրել փոխարկման ռեժիմն ու ուշացումը:

Ժամացույցի կորստի հայտնաբերման և տեղեկատու ժամացույցի անցման բլոկը ունի հետևյալ գործառույթները.

• Դիտարկում է հղման ժամացույցի կարգավիճակը: Եթե ​​հղման ժամացույցը ձախողվի, ժամացույցն ավտոմատ կերպով անցնում է պահուստային ժամացույցի մուտքագրման աղբյուրի: Ժամացույցը թարմացնում է clkbad և activeclk ազդանշանների կարգավիճակը՝ իրադարձության մասին ահազանգելու համար:
• Փոխում է հղման ժամացույցը երկու տարբեր հաճախականությունների միջև: Օգտագործեք անջատիչի ազդանշանը՝ անջատիչի գործողությունը ձեռքով կառավարելու համար: Անցում կատարելուց հետո PLL-ը կարող է ժամանակավորապես կորցնել կողպեքը և անցնել հաշվարկման գործընթացին:

PLL-ից PLL Կասկադային

Եթե ​​ձեր դիզայնում կասկադ եք անում PLL-ները, ապա աղբյուրը (վերին հոսանքով) PLL-ը պետք է ունենա ցածր թողունակության կարգավորում, մինչդեռ նպատակակետը (ներքև) PLL-ը պետք է ունենա բարձր թողունակության կարգավորում: Կասկադավորման ընթացքում աղբյուրի PLL-ի ելքը ծառայում է որպես նպատակակետ PLL-ի հղման ժամացույց (մուտք): Կասկադային PLL-ների թողունակության կարգավորումները պետք է տարբեր լինեն: Եթե ​​կասկադային PLL-ների թողունակության կարգավորումները նույնն են, կասկադային PLL-ները կարող են. ampբարձրացնում է փուլային աղմուկը որոշակի հաճախականություններում: Adjplin մուտքային ժամացույցի աղբյուրը օգտագործվում է ճեղքվող կոտորակային PLL-ների միջև միջկասկադավորման համար:

Նավահանգիստներ

Աղյուսակ 6. IOPLL IP Core Ports

Պարամետր	Տեսակ	Վիճակ	Նկարագրություն
անդրադարձ	Մուտքագրում	Պահանջվում է	Հղման ժամացույցի աղբյուրը, որը վարում է I/O PLL-ը:
առաջին	Մուտքագրում	Պահանջվում է	Ելքային ժամացույցների ասինխրոն վերակայման պորտը: Տեղափոխեք այս նավահանգիստը բարձր՝ բոլոր ելքային ժամացույցները վերականգնելու համար 0-ի արժեքին: Դուք պետք է միացնեք այս նավահանգիստը օգտվողի կառավարման ազդանշանին:
fbclk	Մուտքագրում	Ընտրովի	Արտաքին հետադարձ կապի մուտքագրման պորտը I/O PLL-ի համար: IOPLL IP միջուկը ստեղծում է այս նավահանգիստը, երբ I/O PLL-ն աշխատում է արտաքին հետադարձ կապի ռեժիմում կամ զրոյական ուշացման բուֆերային ռեժիմում: Հետադարձ կապն ավարտելու համար տախտակի մակարդակի միացումը պետք է միացնի fbclk պորտը և I/O PLL-ի արտաքին ժամացույցի ելքային միացքը:
fboutclk	Արդյունք	Ընտրովի	Նավահանգիստ, որը սնուցում է fbclk պորտը միմիկական սխեմայի միջոցով: Fboutclk պորտը հասանելի է միայն այն դեպքում, եթե I/O PLL-ը գտնվում է արտաքին հետադարձ կապի ռեժիմում:
zdbfbclk	Երկկողմանի	Ընտրովի	Երկկողմանի միացք, որը միանում է միմիկական սխեմային: Այս նավահանգիստը պետք է միանա երկկողմանի կապին, որը տեղադրված է I/O PLL-ի դրական հետադարձ կապի հատուկ ելքային փինին: zdbfbclk պորտը հասանելի է միայն այն դեպքում, եթե I/O PLL-ը գտնվում է զրոյական ուշացման բուֆերային ռեժիմում: Զրոյական ուշացումով բուֆերային ռեժիմն օգտագործելիս ազդանշանի արտացոլումից խուսափելու համար մի տեղադրեք տախտակի հետքերը երկկողմանի մուտքի/ելքի փին:
կողպված	Արդյունք	Ընտրովի	IOPLL IP միջուկը բարձրացնում է այս նավահանգիստը, երբ PLL-ը ձեռք է բերում կողպեք: Նավահանգիստը մնում է բարձր, քանի դեռ IOPLL-ը կողպված է: I/O PLL-ը հաստատում է կողպված պորտը, երբ հղման ժամացույցի և հետադարձ ժամացույցի փուլերն ու հաճախականությունները
շարունակել…

Պարամետր	Տեսակ	Վիճակ	Նկարագրություն
			նույնը կամ կողպեքի շղթայի հանդուրժողականության սահմաններում: Երբ երկու ժամացույցի ազդանշանների միջև տարբերությունը գերազանցում է կողպեքի շղթայի հանդուրժողականությունը, I/O PLL-ը կորցնում է արգելափակումը:
refclk1	Մուտքագրում	Ընտրովի	Երկրորդ հղման ժամացույցի աղբյուրը, որը մղում է I/O PLL-ը ժամացույցի անցման ֆունկցիայի համար:
անջատիչ	Մուտքագրում	Ընտրովի	Հաստատեք անջատիչի ազդանշանը ցածր (1'b0) առնվազն 3 ժամացույցի ցիկլերի ընթացքում՝ ժամացույցը ձեռքով փոխելու համար:
activeclk	Արդյունք	Ընտրովի	Ելքային ազդանշան, որը ցույց է տալիս, թե որ հղման ժամացույցի աղբյուրն է օգտագործվում I/O PLL-ի կողմից:
clkbad	Արդյունք	Ընտրովի	Ելքային ազդանշան, որը ցույց է տալիս, որ հղման ժամացույցի աղբյուրի կարգավիճակը լավ է կամ վատ:
cascade_out	Արդյունք	Ընտրովի	Ելքային ազդանշան, որը սնվում է ներքևում գտնվող I/O PLL:
adjpllin	Մուտքագրում	Ընտրովի	Մուտքային ազդանշան, որը սնվում է վերին հոսքի I/O PLL-ից:
outclk_[]	Արդյունք	Ընտրովի	Ելքային ժամացույց I/O PLL-ից:

IOPLL Intel FPGA IP Core Օգտագործողի ուղեցույց Արխիվներ

Եթե ​​IP-ի հիմնական տարբերակը նշված չէ, ապա կիրառվում է նախորդ IP-ի հիմնական տարբերակի օգտագործման ուղեցույցը

IP Core տարբերակը	Օգտագործողի ուղեցույց
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Օգտագործողի ուղեցույց
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Օգտագործողի ուղեցույց
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Օգտագործողի ուղեցույց
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Օգտագործողի ուղեցույց

Փաստաթղթերի վերանայման պատմություն IOPLL Intel FPGA IP Core օգտագործողի ուղեցույցի համար

Փաստաթղթի տարբերակը	Intel Quartus® Prime տարբերակը	Փոփոխություններ
2019.06.24	18.1	Թարմացվել է հատուկ ժամացույցի մուտքագրման նկարագրությունը Տիպիկ I/O PLL ճարտարապետություն դիագրամ.
2019.01.03	18.1	• Թարմացվել է Մուտք դեպի PLL LVDS_CLK/LOADEN ելքային նավահանգիստ պարամետրի մեջ IOPLL IP հիմնական պարամետրեր – Կարգավորումների ներդիր սեղան. • Թարմացվել է zdbfbclk պորտի նկարագրությունը IOPLL IP հիմնական նավահանգիստներ սեղան.
2018.09.28	18.1	• Ուղղել է extswitch-ի նկարագրությունը IOPLL IP հիմնական նավահանգիստներ սեղան. • Վերանվանել է հետևյալ IP միջուկները՝ ըստ Intel-ի ռեբրենդինգի. — Փոխեց Altera IOPLL IP միջուկը IOPLL Intel FPGA IP միջուկի: — Altera PLL Reconfig IP միջուկը փոխվեց PLL Reconfig Intel FPGA IP միջուկի: — Փոխեց Arria 10 FPLL IP միջուկը fPLL Intel Arria 10/Cyclone 10 FPGA IP միջուկի:

Ամսաթիվ	Տարբերակ	Փոփոխություններ
հունիսի 2017թ	2017.06.16	• Ավելացվել է Intel Cyclone 10 GX սարքերի աջակցություն: • Rebranded որպես Intel.
2016 թվականի դեկտեմբեր	2016.12.05	Թարմացվել է IP միջուկի առաջին պորտի նկարագրությունը:
հունիսի 2016թ	2016.06.23	• IP-ի հիմնական պարամետրերի թարմացում – Կարգավորումների ներդիրի աղյուսակ: — Թարմացվել է մեխանիկական անջատման և ավտոմատ անջատման նկարագրությունը՝ ձեռքով փոխարինման պարամետրերով: Ժամացույցի միացման կառավարման ազդանշանն ակտիվ ցածր է: — Թարմացվել է Switchover Delay պարամետրի նկարագրությունը: • Սահմանված M և C հաշվիչներ DPS Counter Selection պարամետրի համար IP Core Պարամետրերում – Dynamic Reconfiguration Tab աղյուսակում: • Typical I/O PLL Architecture դիագրամում փոխվել է ժամացույցի անցման պորտի անվանումը clkswitch-ից extswitch-ի:
2016 թվականի մայիս	2016.05.02	Թարմացված IP-ի հիմնական պարամետրեր – Դինամիկ վերակազմակերպման ներդիրի աղյուսակ:
2015 թվականի մայիս	2015.05.04	Թարմացվել է PLL LVDS_CLK/LOADEN ելքային պորտի պարամետրին միացնել մուտքի նկարագրությունը IP Core Parameters – Settings Tab աղյուսակում: Ավելացրել է հղում դեպի ազդանշանային միջերես Altera IOPLL-ի և Altera LVDS SERDES IP միջուկների աղյուսակին Arria 10 Devices գլխում I/O և High Speed ​​I/O:
Օգոստոս 2014	2014.08.18	Նախնական թողարկում.

Փաստաթղթեր / ռեսուրսներ

intel UG-01155 IOPLL FPGA IP Core [pdf] Օգտագործողի ուղեցույց UG-01155 IOPLL FPGA IP միջուկ, UG-01155, IOPLL FPGA IP միջուկ, FPGA IP միջուկ

Հղումներ

• Օգտագործողի ձեռնարկ