intel UG-01155 IOPLL FPGA IP کور صارف گائیڈ

PLL کاسکیڈنگ موڈ میں اپ اسٹریم PLL کے ساتھ جڑنے کے لیے ملحقہ PLL (adjpllin) ان پٹ کو سپورٹ کرتا ہے۔
میموری کی شروعات پیدا کرتا ہے۔ File (.mif) اور PLL dynamicVreconfiguration کی اجازت دیتا ہے۔

PLL متحرک فیز شفٹ کی حمایت کرتا ہے۔

متعلقہ معلومات

انٹیل ایف پی جی اے آئی پی کور کا تعارف
Intel FPGA IP cores اور پیرامیٹر ایڈیٹر کے بارے میں مزید معلومات فراہم کرتا ہے۔
صفحہ 9 پر آپریشن کے طریقے

صفحہ 10 پر آؤٹ پٹ گھڑیاں
حوالہ کلاک سوئچ اوور صفحہ 10 پر

صفحہ 11 پر PLL سے PLL کاسکیڈنگ
صفحہ 12 پر IOPLL Intel FPGA IP کور صارف گائیڈ آرکائیوز

IOPLL Intel FPGA IP کور کے پچھلے ورژنز کے لیے صارف گائیڈز کی فہرست فراہم کرتا ہے۔

ڈیوائس فیملی سپورٹ

IOPLL IP کور صرف Intel Arria 10 اور Intel Cyclone 10 GX ڈیوائس فیملیز کو سپورٹ کرتا ہے۔

IOPLL IP کور پیرامیٹرز

IOPLL IP کور پیرامیٹر ایڈیٹر IP کیٹلاگ کے PLL زمرے میں ظاہر ہوتا ہے۔

پیرامیٹر	قانونی قدر	تفصیل
ڈیوائس فیملی	انٹیل ارریا 10, انٹیل سائیکلون 10 GX	ڈیوائس فیملی کی وضاحت کرتا ہے۔
جزو	—	ٹارگٹڈ ڈیوائس کی وضاحت کرتا ہے۔
اسپیڈ گریڈ	—	ٹارگٹڈ ڈیوائس کے لیے رفتار کا درجہ بتاتا ہے۔
پی ایل ایل موڈ	انٹیجر این پی ایل ایل	IOPLL IP کور کے لیے استعمال کردہ وضع کی وضاحت کرتا ہے۔ صرف قانونی انتخاب ہے۔ Integer-N PLL. اگر آپ کو فریکشنل PLL کی ضرورت ہے، تو آپ کو fPLL Intel Arria 10/Cyclone 10 FPGA IP کور استعمال کرنا چاہیے۔
حوالہ گھڑی کی فریکوئنسی	—	MHz میں ان پٹ کلاک، refclk کے لیے ان پٹ فریکوئنسی کی وضاحت کرتا ہے۔ پہلے سے طے شدہ قدر ہے۔ 100.0 میگاہرٹز. کم از کم اور زیادہ سے زیادہ قیمت منتخب ڈیوائس پر منحصر ہے۔
مقفل آؤٹ پٹ پورٹ کو فعال کریں۔	آن یا آف کریں۔	مقفل پورٹ کو فعال کرنے کے لیے آن کریں۔
فزیکل آؤٹ پٹ کلاک پیرامیٹرز کو فعال کریں۔	آن یا آف کریں۔	مطلوبہ آؤٹ پٹ کلاک فریکوئنسی بتانے کے بجائے فزیکل PLL کاؤنٹر پیرامیٹرز داخل کرنے کے لیے آن کریں۔
آپریشن موڈ	براہ راست, بیرونی رائے, عام, ہم وقت ساز ذریعہ, صفر تاخیر بفر، یا ایل وی ڈی ایس	PLL کے آپریشن کی وضاحت کرتا ہے۔ پہلے سے طے شدہ آپریشن ہے۔ براہ راست موڈ • اگر آپ منتخب کریں۔ براہ راست موڈ میں، PLL فیڈ بیک پاتھ کی لمبائی کو کم سے کم کرتا ہے تاکہ PLL آؤٹ پٹ پر سب سے چھوٹی ممکنہ گڑبڑ پیدا ہو سکے۔ PLL کی اندرونی گھڑی اور بیرونی گھڑی کے آؤٹ پٹ PLL کلاک ان پٹ کے حوالے سے فیز شفٹ ہوتے ہیں۔ اس موڈ میں، PLL کسی بھی کلاک نیٹ ورکس کی تلافی نہیں کرتا ہے۔ • اگر آپ منتخب کریں۔ عام موڈ، PLL کلاک آؤٹ پٹ کے ذریعے استعمال ہونے والے اندرونی کلاک نیٹ ورک کی تاخیر کی تلافی کرتا ہے۔ اگر پی ایل ایل کو بیرونی گھڑی کے آؤٹ پٹ پن کو چلانے کے لیے بھی استعمال کیا جاتا ہے، تو آؤٹ پٹ پن پر سگنل کی متعلقہ فیز شفٹ ہوتی ہے۔ • اگر آپ منتخب کریں۔ ہم وقت ساز ذریعہ موڈ، پن سے I/O ان پٹ رجسٹر میں گھڑی کی تاخیر پن سے I/O ان پٹ رجسٹر میں ڈیٹا کی تاخیر سے ملتی ہے۔ • اگر آپ منتخب کریں۔ بیرونی رائے موڈ، آپ کو fbclk ان پٹ پورٹ کو ان پٹ پن سے جوڑنا ہوگا۔ بورڈ کی سطح کے کنکشن کو ان پٹ پن اور بیرونی گھڑی کے آؤٹ پٹ پورٹ، fboutclk دونوں کو جوڑنا چاہیے۔ fbclk پورٹ ان پٹ کلاک کے ساتھ منسلک ہے۔ • اگر آپ منتخب کریں۔ صفر تاخیر بفر موڈ میں، PLL کو ایک بیرونی کلاک آؤٹ پٹ پن فیڈ کرنا چاہیے اور اس پن سے متعارف ہونے والی تاخیر کی تلافی کرنی چاہیے۔ پن پر نظر آنے والے سگنل کو ان پٹ کلاک سے ہم آہنگ کیا جاتا ہے۔ PLL گھڑی کا آؤٹ پٹ altbidir پورٹ سے جڑتا ہے اور zdbfbclk کو آؤٹ پٹ پورٹ کے طور پر چلاتا ہے۔ اگر PLL اندرونی گھڑی کے نیٹ ورک کو بھی چلاتا ہے، تو اس نیٹ ورک کی ایک متعلقہ فیز شفٹ ہوتی ہے۔ • اگر آپ منتخب کریں۔ ایل وی ڈی ایس موڈ، اندرونی SERDES کیپچر رجسٹر میں پنوں کے ایک ہی ڈیٹا اور کلاک ٹائمنگ کا رشتہ برقرار رکھا جاتا ہے۔ موڈ LVDS کلاک نیٹ ورک میں تاخیر کی تلافی کرتا ہے، اور ڈیٹا پن اور کلاک ان پٹ پن کے درمیان SERDES کیپچر رجسٹر کے راستوں تک۔
گھڑیوں کی تعداد	1–9	PLL ڈیزائن میں ہر ڈیوائس کے لیے مطلوبہ آؤٹ پٹ گھڑیوں کی تعداد بتاتا ہے۔ آؤٹ پٹ فریکوئنسی، فیز شفٹ، اور ڈیوٹی سائیکل کے لیے مطلوبہ سیٹنگز کو منتخب کردہ گھڑیوں کی تعداد کی بنیاد پر دکھایا گیا ہے۔
VCO تعدد کی وضاحت کریں۔	آن یا آف کریں۔	آپ کو VCO فریکوئنسی کو مخصوص قدر تک محدود کرنے کی اجازت دیتا ہے۔ یہ اس وقت مفید ہے جب LVDS بیرونی موڈ کے لیے PLL بناتے ہو، یا اگر ایک مخصوص ڈائنامک فیز شفٹ سٹیپ سائز مطلوب ہو۔
*جاری…*

پیرامیٹر	قانونی قدر	تفصیل
VCO تعدد (1)	—	• کب فزیکل آؤٹ پٹ کلاک پیرامیٹرز کو فعال کریں۔ آن ہے — کے لیے اقدار کی بنیاد پر VCO فریکوئنسی دکھاتا ہے۔ حوالہ گھڑی کی فریکوئنسی, ضرب فیکٹر (ایم کاؤنٹر)، اور تقسیم فیکٹر (این کاؤنٹر). • کب فزیکل آؤٹ پٹ کلاک پیرامیٹرز کو فعال کریں۔ بند ہے — آپ کو VCO فریکوئنسی کے لیے مطلوبہ قدر کی وضاحت کرنے کی اجازت دیتا ہے۔ پہلے سے طے شدہ قدر ہے۔ 600.0 میگاہرٹز.
گھڑی کو عالمی نام دیں۔	آن یا آف کریں۔	آپ کو آؤٹ پٹ گھڑی کا نام تبدیل کرنے کی اجازت دیتا ہے۔
گھڑی کا نام	—	Synopsis Design Constraints (SDC) کے لیے صارف کی گھڑی کا نام۔
مطلوبہ تعدد	—	میگاہرٹز میں متعلقہ آؤٹ پٹ کلاک پورٹ، outclk[] کی آؤٹ پٹ کلاک فریکوئنسی کی وضاحت کرتا ہے۔ پہلے سے طے شدہ قدر ہے۔ 100.0 میگاہرٹز. کم از کم اور زیادہ سے زیادہ اقدار استعمال شدہ ڈیوائس پر منحصر ہیں۔ PLL صرف پہلے چھ اعشاریہ جگہوں پر ہندسوں کو پڑھتا ہے۔
اصل تعدد	—	آپ کو قابل حصول تعدد کی فہرست سے حقیقی آؤٹ پٹ کلاک فریکوئنسی منتخب کرنے کی اجازت دیتا ہے۔ پہلے سے طے شدہ قدر مطلوبہ تعدد کے قریب ترین قابل حصول تعدد ہے۔
فیز شفٹ یونٹس	ps or ڈگریاں	متعلقہ آؤٹ پٹ کلاک پورٹ کے لیے فیز شفٹ یونٹ کی وضاحت کرتا ہے، outclk[]، picoseconds (ps) یا ڈگریوں میں۔
مطلوبہ فیز شفٹ	—	فیز شفٹ کے لیے مطلوبہ قدر کی وضاحت کرتا ہے۔ پہلے سے طے شدہ قدر ہے۔ 0 پی ایس.
اصل فیز شفٹ	—	آپ کو قابل حصول فیز شفٹ اقدار کی فہرست سے اصل فیز شفٹ کو منتخب کرنے کی اجازت دیتا ہے۔ ڈیفالٹ ویلیو مطلوبہ فیز شفٹ میں قریب ترین قابل حصول فیز شفٹ ہے۔
مطلوبہ ڈیوٹی سائیکل	0.0–100.0	ڈیوٹی سائیکل کے لیے مطلوبہ قدر کی وضاحت کرتا ہے۔ پہلے سے طے شدہ قدر ہے۔ 50.0%.
اصل ڈیوٹی سائیکل	—	آپ کو قابل حصول ڈیوٹی سائیکل اقدار کی فہرست سے اصل ڈیوٹی سائیکل منتخب کرنے کی اجازت دیتا ہے۔ ڈیفالٹ ویلیو مطلوبہ ڈیوٹی سائیکل کے قریب ترین قابل حصول ڈیوٹی سائیکل ہے۔
ضرب فیکٹر (ایم کاؤنٹر) (2)	4–511	M-counter کے ضرب عامل کی وضاحت کرتا ہے۔ M کاؤنٹر کی قانونی حد 4–511 ہے۔ تاہم، کم از کم قانونی PFD فریکوئنسی اور زیادہ سے زیادہ قانونی VCO فریکوئنسی پر پابندیاں مؤثر M کاؤنٹر رینج کو 4–160 تک محدود کرتی ہیں۔
تقسیم فیکٹر (این کاؤنٹر) (2)	1–511	N-counter کے تقسیم فیکٹر کی وضاحت کرتا ہے۔ N کاؤنٹر کی قانونی حد 1–511 ہے۔ تاہم، کم از کم قانونی PFD فریکوئنسی پر پابندیاں N کاؤنٹر کی مؤثر حد کو 1–80 تک محدود کرتی ہیں۔
تقسیم فیکٹر (سی کاؤنٹر) (2)	1–511	آؤٹ پٹ کلاک (C-counter) کے لیے تقسیم کا عنصر بتاتا ہے۔

یہ پیرامیٹر صرف اس وقت دستیاب ہوتا ہے جب فزیکل آؤٹ پٹ کلاک پیرامیٹرز کو فعال کیا جاتا ہے۔

یہ پیرامیٹر صرف اس وقت دستیاب ہوتا ہے جب فزیکل آؤٹ پٹ کلاک پیرامیٹرز کو فعال کیا جائے۔

IOPLL IP کور پیرامیٹرز - ترتیبات کا ٹیب

ٹیبل 2. IOPLL IP کور پیرامیٹرز - سیٹنگز ٹیب

پیرامیٹر	قانونی قدر	تفصیل
PLL بینڈوتھ پیش سیٹ	کم, درمیانہ، یا اعلی	PLL بینڈوتھ کی پیش سیٹ ترتیب کی وضاحت کرتا ہے۔ پہلے سے طے شدہ انتخاب ہے۔ کم.
PLL آٹو ری سیٹ	آن یا آف کریں۔	لاک کے کھو جانے پر PLL کو خودکار طور پر ری سیٹ کرتا ہے۔
دوسرا ان پٹ clk 'refclk1' بنائیں	آن یا آف کریں۔	اپنے PLL سے منسلک ایک بیک اپ گھڑی فراہم کرنے کے لیے آن کریں جو آپ کی اصل حوالہ گھڑی کے ساتھ بدل سکتی ہے۔
دوسری حوالہ گھڑی کی فریکوئنسی	—	دوسرے ان پٹ کلاک سگنل کی فریکوئنسی منتخب کرتا ہے۔ پہلے سے طے شدہ قدر ہے۔ 100.0 میگاہرٹز. کم از کم اور زیادہ سے زیادہ قیمت استعمال شدہ ڈیوائس پر منحصر ہے۔
استعمال میں ان پٹ گھڑی کی نشاندہی کرنے کے لیے ایک 'active_clk' سگنل بنائیں	آن یا آف کریں۔	ایکٹوکلک آؤٹ پٹ بنانے کے لیے آن کریں۔ ایکٹوکلک آؤٹ پٹ ان پٹ گھڑی کی نشاندہی کرتا ہے جو پی ایل ایل کے زیر استعمال ہے۔ آؤٹ پٹ سگنل کم ریفکلک کی نشاندہی کرتا ہے اور آؤٹ پٹ سگنل ہائی ریفکلک 1 کی نشاندہی کرتا ہے۔
ان پٹ گھڑیوں میں سے ہر ایک کے لیے ایک 'clkbad' سگنل بنائیں	آن یا آف کریں۔	دو clkbad آؤٹ پٹ بنانے کے لیے آن کریں، ہر ان پٹ کلاک کے لیے ایک۔ آؤٹ پٹ سگنل کم اشارہ کرتا ہے کہ گھڑی کام کر رہی ہے اور آؤٹ پٹ سگنل زیادہ اشارہ کرتا ہے کہ گھڑی کام نہیں کر رہی ہے۔
سوئچ اوور موڈ	خودکار سوئچ اوور, دستی سوئچ اوور، یا دستی اوور رائڈ کے ساتھ خودکار سوئچ اوور	ڈیزائن ایپلیکیشن کے لیے سوئچ اوور موڈ کی وضاحت کرتا ہے۔ IP تین سوئچ اوور طریقوں کی حمایت کرتا ہے: • اگر آپ منتخب کریں۔ خودکار سوئچ اوور موڈ، PLL سرکٹری منتخب حوالہ گھڑی کی نگرانی کرتا ہے. اگر ایک گھڑی رک جاتی ہے، تو سرکٹ چند گھڑیوں کے چکروں میں خود بخود بیک اپ کلاک میں بدل جاتا ہے اور اسٹیٹس سگنلز، clkbad اور Activeclk کو اپ ڈیٹ کرتا ہے۔ • اگر آپ منتخب کریں۔ دستی سوئچ اوور موڈ، جب کنٹرول سگنل، ایکسٹ سوئچ، لاجک ہائی سے لوجک لو میں تبدیل ہو جاتا ہے، اور کم از کم تین کلاک سائیکلوں تک کم رہتا ہے، ان پٹ کلاک دوسری گھڑی میں بدل جاتی ہے۔ Extswitch FPGA کور لاجک یا ان پٹ پن سے تیار کیا جا سکتا ہے۔ • اگر آپ منتخب کرتے ہیں۔ دستی اوور رائڈ کے ساتھ خودکار سوئچ اوور موڈ، جب extswitch سگنل کم ہوتا ہے، تو یہ خودکار سوئچ فنکشن کو اوور رائیڈ کر دیتا ہے۔ جب تک extswitch کم رہتا ہے، مزید سوئچ اوور کارروائی مسدود ہے۔ اس موڈ کو منتخب کرنے کے لیے، آپ کے دو گھڑی کے ذرائع چل رہے ہوں گے اور دونوں گھڑیوں کی فریکوئنسی 20% سے زیادہ مختلف نہیں ہو سکتی۔ اگر دونوں گھڑیاں ایک ہی فریکوئنسی پر نہیں ہیں، لیکن ان کی مدت کا فرق 20٪ کے اندر ہے، تو گھڑی کے نقصان کا پتہ لگانے والا بلاک کھوئی ہوئی گھڑی کا پتہ لگا سکتا ہے۔ PLL کلاک ان پٹ سوئچ اوور کے بعد غالباً PLL لاک سے باہر ہو جاتا ہے اور اسے دوبارہ لاک کرنے کے لیے وقت درکار ہوتا ہے۔
سوئچ اوور میں تاخیر	0–7	سوئچ اوور کے عمل میں سائیکل کی تاخیر کی ایک مخصوص مقدار شامل کرتا ہے۔ پہلے سے طے شدہ قدر 0 ہے۔
PLL LVDS_CLK/ LOADEN آؤٹ پٹ پورٹ تک رسائی	معذور, LVDS_CLK/ کو فعال کریں لوڈن 0، یا LVDS_CLK/ کو فعال کریں لوڈ 0 اور 1	منتخب کریں۔ LVDS_CLK/LOADEN 0 کو فعال کریں۔ or LVDS_CLK/ LOADEN 0 اور 1 کو فعال کریں۔ PLL lvds_clk یا لوڈن آؤٹ پٹ پورٹ کو فعال کرنے کے لیے۔ اس پیرامیٹر کو فعال کرتا ہے اگر PLL بیرونی PLL کے ساتھ LVDS SERDES بلاک کو فیڈ کرتا ہے۔ LVDS پورٹس کے ساتھ I/O PLL outclk پورٹس استعمال کرتے وقت، outclk[0..3] lvds_clk[0,1] اور لوڈن[0,1] پورٹس کے لیے استعمال ہوتے ہیں، outclk4 کو کورکلک پورٹس کے لیے استعمال کیا جا سکتا ہے۔
PLL DPA آؤٹ پٹ پورٹ تک رسائی کو فعال کریں۔	آن یا آف کریں۔	PLL DPA آؤٹ پٹ پورٹ کو فعال کرنے کے لیے آن کریں۔
*جاری…*

پیرامیٹر	قانونی قدر	تفصیل
PLL بیرونی گھڑی آؤٹ پٹ پورٹ تک رسائی کو فعال کریں۔	آن یا آف کریں۔	PLL بیرونی گھڑی آؤٹ پٹ پورٹ کو فعال کرنے کے لیے آن کریں۔
یہ بتاتا ہے کہ کون سا outclk بطور extclk_out[0] ماخذ استعمال کیا جائے۔	C0 – C8	extclk_out[0] ماخذ کے طور پر استعمال کیے جانے والے outclk پورٹ کی وضاحت کرتا ہے۔
یہ بتاتا ہے کہ کون سا outclk بطور extclk_out[1] ماخذ استعمال کیا جائے۔	C0 – C8	extclk_out[1] ماخذ کے طور پر استعمال کیے جانے والے outclk پورٹ کی وضاحت کرتا ہے۔

کاسکیڈنگ ٹیب

ٹیبل 3۔ IOPLL IP کور پیرامیٹرز – Cascading Tab3

پیرامیٹر	قانونی قدر	تفصیل
ڈاؤن اسٹریم PLL کے ساتھ جڑنے کے لیے 'کیسکیڈ آؤٹ' سگنل بنائیں	آن یا آف کریں۔	cascade_out پورٹ بنانے کے لیے آن کریں، جو اس بات کی نشاندہی کرتا ہے کہ یہ PLL ایک ذریعہ ہے اور ایک منزل (نیچے کی طرف) PLL سے جڑتا ہے۔
یہ بتاتا ہے کہ کون سا outclk کاسکیڈنگ سورس کے طور پر استعمال کیا جائے۔	0–8	کاسکیڈنگ ماخذ کی وضاحت کرتا ہے۔
اپ اسٹریم پی ایل ایل کے ساتھ جڑنے کے لیے ایک adjpllin یا cclk سگنل بنائیں	آن یا آف کریں۔	ایک ان پٹ پورٹ بنانے کے لیے آن کریں، جو اس بات کی نشاندہی کرتا ہے کہ یہ PLL ایک منزل ہے اور ایک سورس (اپ اسٹریم) PLL سے جڑتا ہے۔

ڈائنامک ری کنفیگریشن ٹیب

جدول 4. IOPLL IP کور پیرامیٹرز - متحرک ری کنفیگریشن ٹیب

پیرامیٹر	قانونی قدر	تفصیل
PLL کی ڈائنامک ری کنفیگریشن کو فعال کریں۔	آن یا آف کریں۔	اس PLL کی متحرک ری کنفیگریشن کو فعال کریں (PLL Reconfig Intel FPGA IP کور کے ساتھ مل کر)۔
متحرک فیز شفٹ پورٹس تک رسائی کو فعال کریں۔	آن یا آف کریں۔	PLL کے ساتھ متحرک فیز شفٹ انٹرفیس کو فعال کریں۔
MIF جنریشن آپشن (3)	پیدا کریں۔ نیا MIF File, موجودہ MIF میں کنفیگریشن شامل کریں۔ File، اور MIF بنائیں File آئی پی جنریشن کے دوران	یا تو ایک نیا .mif بنائیں file I/O PLL کی موجودہ کنفیگریشن پر مشتمل ہے، یا اس کنفیگریشن کو موجودہ .mif میں شامل کریں file. آپ اس .mif کو استعمال کر سکتے ہیں۔ file متحرک ری کنفیگریشن کے دوران I/O PLL کو اس کی موجودہ سیٹنگز میں ری کنفیگر کرنے کے لیے۔
نئے MIF کا راستہ file (4)	—	مقام درج کریں اور file نئے .mif کا نام file پیدا کیا جائے.
موجودہ MIF کا راستہ file (5)	—	مقام درج کریں اور file موجودہ .mif کا نام file آپ شامل کرنے کا ارادہ رکھتے ہیں۔
*جاری…*

یہ پیرامیٹر صرف اس وقت دستیاب ہوتا ہے جب PLL کی ڈائنامک ری کنفیگریشن کو فعال کریں۔

یہ پیرامیٹر صرف اس وقت دستیاب ہوتا ہے جب نیا MIF بنائیں File MIF جنریشن کے طور پر منتخب کیا گیا ہے۔
آپشن۔

پیرامیٹر	قانونی قدر	تفصیل
MIF سٹریمنگ کے لیے ڈائنامک فیز شفٹ کو فعال کریں۔ (3)	آن یا آف کریں۔	PLL ری کنفیگریشن کے لیے ڈائنامک فیز شفٹ پراپرٹیز کو اسٹور کرنے کے لیے آن کریں۔
ڈی پی ایس کاؤنٹر کا انتخاب (6)	C0–C8, تمام سی, or M	متحرک فیز شفٹ سے گزرنے کے لیے کاؤنٹر کا انتخاب کرتا ہے۔ M فیڈ بیک کاؤنٹر ہے اور C پوسٹ سکیل کاؤنٹر ہے۔
متحرک فیز شفٹوں کی تعداد (6)	1–7	فیز شفٹ انکریمنٹ کی تعداد کو منتخب کرتا ہے۔ سنگل فیز شفٹ انکریمنٹ کا سائز VCO مدت کے 1/8 کے برابر ہے۔ پہلے سے طے شدہ قدر ہے۔ 1.
ڈائنامک فیز شفٹ ڈائریکشن (6)	مثبت or منفی	PLL MIF میں ذخیرہ کرنے کے لیے متحرک فیز شفٹ سمت کا تعین کرتا ہے۔

یہ پیرامیٹر صرف اس وقت دستیاب ہوتا ہے جب موجودہ MIF میں کنفیگریشن شامل کریں۔ File MIF جنریشن آپشن کے طور پر منتخب کیا گیا ہے۔

IOPLL IP کور پیرامیٹرز - اعلی درجے کے پیرامیٹرز ٹیب

جدول 5. IOPLL IP کور پیرامیٹرز – ایڈوانسڈ پیرامیٹرز ٹیب

پیرامیٹر	قانونی قدر	تفصیل
اعلی درجے کے پیرامیٹرز	—	جسمانی PLL ترتیبات کا ایک جدول دکھاتا ہے جو آپ کے ان پٹ کی بنیاد پر نافذ کیا جائے گا۔

فنکشنل تفصیل

ایک I/O PLL ایک فریکوئنسی کنٹرول سسٹم ہے جو خود کو ان پٹ کلاک سے ہم آہنگ کرکے آؤٹ پٹ کلاک تیار کرتا ہے۔ PLL ان پٹ سگنل اور والیوم کے آؤٹ پٹ سگنل کے درمیان مرحلے کے فرق کا موازنہ کرتا ہے۔tagای کنٹرولڈ آسکیلیٹر (VCO) اور پھر ان پٹ یا حوالہ سگنل کی فریکوئنسی پر ایک مستقل فیز اینگل (لاک) کو برقرار رکھنے کے لیے فیز سنکرونائزیشن انجام دیتا ہے۔ سسٹم کی مطابقت پذیری یا منفی فیڈ بیک لوپ PLL کو فیز لاک ہونے پر مجبور کرتا ہے۔
آپ PLLs کو فریکوئنسی ملٹی پلائر، ڈیوائیڈرز، ڈیموڈیولٹرز، ٹریکنگ جنریٹر، یا کلاک ریکوری سرکٹس کے طور پر تشکیل دے سکتے ہیں۔ آپ PLLs کو مستحکم تعدد پیدا کرنے، شور مچانے والے مواصلاتی چینل سے سگنل بازیافت کرنے، یا اپنے پورے ڈیزائن میں گھڑی کے سگنل تقسیم کرنے کے لیے استعمال کر سکتے ہیں۔

پی ایل ایل کے بلڈنگ بلاکس

I/O PLL کے اہم بلاکس فیز فریکوئنسی ڈیٹیکٹر (PFD)، چارج پمپ، لوپ فلٹر، VCO، اور کاؤنٹرز ہیں، جیسے کہ فیڈ بیک کاؤنٹر (M)، ایک پری اسکیل کاؤنٹر (N)، اور پوسٹ- پیمانے کاؤنٹر (C) PLL فن تعمیر اس آلہ پر منحصر ہے جسے آپ اپنے ڈیزائن میں استعمال کرتے ہیں۔

یہ پیرامیٹر صرف اس وقت دستیاب ہوتا ہے جب MIF اسٹریمنگ کے لیے ڈائنامک فیز شفٹ کو آن کیا جائے۔

عام I/O PLL فن تعمیر

مندرجہ ذیل اصطلاحات عام طور پر PLL کے رویے کو بیان کرنے کے لیے استعمال ہوتی ہیں:
PLL لاک ٹائم — جسے PLL حصول کا وقت بھی کہا جاتا ہے۔ PLL لاک ٹائم PLL کے لیے پاور اپ کے بعد، پروگرام شدہ آؤٹ پٹ فریکوئنسی کی تبدیلی کے بعد، یا PLL ری سیٹ کے بعد ہدف کی فریکوئنسی اور فیز ریلیشن شپ حاصل کرنے کا وقت ہے۔ نوٹ: نقلی سافٹ ویئر ایک حقیقت پسندانہ PLL لاک ٹائم ماڈل نہیں کرتا ہے۔ تخروپن غیر حقیقی طور پر تیز لاک ٹائم کو ظاہر کرتا ہے۔ اصل لاک ٹائم تفصیلات کے لیے، ڈیوائس ڈیٹا شیٹ سے رجوع کریں۔
PLL ریزولوشن — PLL VCO کی کم از کم فریکوئنسی انکریمنٹ ویلیو۔ M اور N کاؤنٹرز میں بٹس کی تعداد PLL ریزولوشن ویلیو کا تعین کرتی ہے۔
PLL sample کی شرح - FREF sampPLL میں فیز اور فریکوئنسی درست کرنے کے لیے درکار ling فریکوئنسی۔ پی ایل ایل ایسample کی شرح fREF/N ہے۔

پی ایل ایل لاک

PLL لاک فیز فریکوئنسی ڈیٹیکٹر میں دو ان پٹ سگنلز پر منحصر ہے۔ لاک سگنل PLLs کا ایک غیر مطابقت پذیر آؤٹ پٹ ہے۔ لاک سگنل کو گیٹ کرنے کے لیے درکار سائیکلوں کی تعداد PLL ان پٹ کلاک پر منحصر ہے جو گیٹ لاک سرکٹری کو بند کرتی ہے۔ PLL کے زیادہ سے زیادہ لاک ٹائم کو PLL ان پٹ کلاک کی مدت سے تقسیم کریں تاکہ لاک سگنل کو گیٹ کرنے کے لیے درکار کلاک سائیکلوں کی تعداد کا حساب لگائیں۔

آپریشن موڈز

IOPLL IP کور چھ مختلف کلاک فیڈ بیک موڈز کو سپورٹ کرتا ہے۔ ہر موڈ گھڑی کی ضرب اور تقسیم، فیز شفٹنگ، اور ڈیوٹی سائیکل پروگرامنگ کی اجازت دیتا ہے۔

آؤٹ پٹ گھڑیاں

IOPLL IP کور نو کلاک آؤٹ پٹ سگنلز تک پیدا کر سکتا ہے۔ تیار کردہ کلاک آؤٹ پٹ سگنلز کور یا کور سے باہر کے بیرونی بلاکس کو کلاک کرتے ہیں۔
آپ آؤٹ پٹ کلاک ویلیو کو 0 پر ری سیٹ کرنے اور PLL آؤٹ پٹ گھڑیوں کو غیر فعال کرنے کے لیے ری سیٹ سگنل کا استعمال کر سکتے ہیں۔
ہر آؤٹ پٹ کلاک میں مطلوبہ سیٹنگز کا ایک سیٹ ہوتا ہے جہاں آپ آؤٹ پٹ فریکوئنسی، فیز شفٹ، اور ڈیوٹی سائیکل کے لیے مطلوبہ قدریں بتا سکتے ہیں۔ مطلوبہ ترتیبات وہ ترتیبات ہیں جنہیں آپ اپنے ڈیزائن میں نافذ کرنا چاہتے ہیں۔

فریکوئنسی، فیز شفٹ، اور ڈیوٹی سائیکل کی اصل قدریں قریب ترین سیٹنگز ہیں (مطلوبہ سیٹنگز کا بہترین تخمینہ) جنہیں PLL سرکٹ میں لاگو کیا جا سکتا ہے۔

حوالہ گھڑی سوئچ اوور

حوالہ گھڑی سوئچ اوور کی خصوصیت PLL کو دو حوالہ ان پٹ گھڑیوں کے درمیان سوئچ کرنے کی اجازت دیتی ہے۔ اس خصوصیت کو گھڑی کی فالتو پن کے لیے استعمال کریں، یا دوہری گھڑی کے ڈومین ایپلیکیشن جیسے کہ سسٹم میں۔ اگر بنیادی گھڑی چلنا بند کر دے تو سسٹم بے کار گھڑی کو آن کر سکتا ہے۔
حوالہ گھڑی سوئچ اوور کی خصوصیت کا استعمال کرتے ہوئے، آپ دوسری ان پٹ گھڑی کے لیے تعدد کی وضاحت کر سکتے ہیں، اور سوئچ اوور کے لیے موڈ اور تاخیر کا انتخاب کر سکتے ہیں۔

گھڑی کے نقصان کا پتہ لگانے اور حوالہ گھڑی سوئچ اوور بلاک میں درج ذیل کام ہوتے ہیں:

حوالہ گھڑی کی حیثیت کی نگرانی کرتا ہے۔ اگر حوالہ گھڑی ناکام ہوجاتی ہے، تو گھڑی خود بخود بیک اپ کلاک ان پٹ سورس میں بدل جاتی ہے۔ گھڑی clkbad اور Activeclk سگنلز کی حالت کو اپ ڈیٹ کرتی ہے تاکہ ایونٹ کو الرٹ کیا جا سکے۔
حوالہ گھڑی کو دو مختلف تعدد کے درمیان آگے پیچھے سوئچ کرتا ہے۔ سوئچ ایکشن کو دستی طور پر کنٹرول کرنے کے لیے extswitch سگنل کا استعمال کریں۔ سوئچ اوور ہونے کے بعد، PLL عارضی طور پر لاک کھو سکتا ہے اور حساب کے عمل سے گزر سکتا ہے۔

PLL سے PLL کاسکیڈنگ

اگر آپ اپنے ڈیزائن میں PLLs کاسکیڈ کرتے ہیں، تو سورس (اپ اسٹریم) PLL میں کم بینڈ وڈتھ سیٹنگ ہونی چاہیے، جب کہ منزل (ڈاؤن اسٹریم) PLL میں ہائی بینڈ وڈتھ سیٹنگ ہونی چاہیے۔ کاسکیڈنگ کے دوران، سورس PLL کا آؤٹ پٹ منزل PLL کی حوالہ گھڑی (ان پٹ) کے طور پر کام کرتا ہے۔ cascaded PLLs کی بینڈوڈتھ سیٹنگز مختلف ہونی چاہئیں۔ اگر کاسکیڈڈ پی ایل ایل کی بینڈوڈتھ سیٹنگز ایک جیسی ہیں، تو کیسکیڈڈ پی ایل ایل ampمخصوص تعدد پر لائف فیز شور۔ ایڈجپلن ان پٹ کلاک سورس کو فریکچر ایبل فریکشنل پی ایل ایل کے درمیان انٹر کاسکیڈنگ کے لیے استعمال کیا جاتا ہے۔

بندرگاہیں

ٹیبل 6. IOPLL IP کور پورٹس

پیرامیٹر	قسم	حالت	تفصیل
refclk	ان پٹ	درکار ہے۔	حوالہ گھڑی کا ذریعہ جو I/O PLL کو چلاتا ہے۔
پہلا	ان پٹ	درکار ہے۔	آؤٹ پٹ گھڑیوں کے لیے غیر مطابقت پذیر ری سیٹ پورٹ۔ تمام آؤٹ پٹ گھڑیوں کو 0 کی قیمت پر دوبارہ ترتیب دینے کے لیے اس پورٹ کو اونچی ڈرائیو کریں۔ آپ کو اس پورٹ کو صارف کے کنٹرول سگنل سے جوڑنا چاہیے۔
fbclk	ان پٹ	اختیاری	I/O PLL کے لیے بیرونی فیڈ بیک ان پٹ پورٹ۔ IOPLL IP کور اس پورٹ کو اس وقت تخلیق کرتا ہے جب I/O PLL بیرونی فیڈ بیک موڈ یا زیرو ڈیلے بفر موڈ میں کام کر رہا ہو۔ فیڈ بیک لوپ کو مکمل کرنے کے لیے، بورڈ لیول کنکشن کو fbclk پورٹ اور I/O PLL کے بیرونی کلاک آؤٹ پٹ پورٹ کو جوڑنا چاہیے۔
fboutclk	آؤٹ پٹ	اختیاری	وہ بندرگاہ جو fbclk پورٹ کو mimic circuitry کے ذریعے فیڈ کرتی ہے۔ fboutclk پورٹ صرف اس صورت میں دستیاب ہے جب I/O PLL بیرونی فیڈ بیک موڈ میں ہو۔
zdbfbclk	دو طرفہ	اختیاری	دو طرفہ بندرگاہ جو نقلی سرکٹری سے جڑتی ہے۔ اس پورٹ کو ایک دو طرفہ پن سے منسلک ہونا چاہیے جو I/O PLL کے مثبت فیڈ بیک کے لیے وقف آؤٹ پٹ پن پر رکھا گیا ہے۔ zdbfbclk پورٹ صرف اس صورت میں دستیاب ہے جب I/O PLL زیرو ڈیلے بفر موڈ میں ہو۔ صفر-تاخیر بفر موڈ استعمال کرتے وقت سگنل کی عکاسی سے بچنے کے لیے، دو طرفہ I/O پن پر بورڈ کے نشانات نہ لگائیں۔
مقفل	آؤٹ پٹ	اختیاری	جب PLL لاک حاصل کرتا ہے تو IOPLL IP کور اس پورٹ کو اونچا چلاتا ہے۔ جب تک IOPLL مقفل ہے بندرگاہ بلند رہتی ہے۔ I/O PLL مقفل پورٹ پر زور دیتا ہے جب ریفرنس کلاک اور فیڈ بیک کلاک کے مراحل اور تعدد
*جاری…*

پیرامیٹر	قسم	حالت	تفصیل
			ایک ہی یا لاک سرکٹ رواداری کے اندر۔ جب دو کلاک سگنلز کے درمیان فرق لاک سرکٹ کی رواداری سے زیادہ ہو جاتا ہے تو I/O PLL لاک کھو دیتا ہے۔
refclk1	ان پٹ	اختیاری	دوسرا حوالہ گھڑی کا ذریعہ جو I/O PLL کو کلاک سوئچ اوور فیچر کے لیے چلاتا ہے۔
extswitch	ان پٹ	اختیاری	گھڑی کو دستی طور پر سوئچ کرنے کے لیے کم از کم 1 گھڑیوں کے لیے extswitch سگنل لو (0'b3) پر زور دیں۔
activeclk	آؤٹ پٹ	اختیاری	آؤٹ پٹ سگنل اس بات کی نشاندہی کرنے کے لیے کہ کون سا حوالہ گھڑی کا ذریعہ I/O PLL استعمال کر رہا ہے۔
clkbad	آؤٹ پٹ	اختیاری	آؤٹ پٹ سگنل جو حوالہ گھڑی کے ماخذ کی حیثیت کی نشاندہی کرتا ہے کہ اچھا یا برا ہے۔
cascade_out	آؤٹ پٹ	اختیاری	آؤٹ پٹ سگنل جو ڈاون اسٹریم I/O PLL میں فیڈ کرتا ہے۔
adjplin	ان پٹ	اختیاری	ان پٹ سگنل جو اپ اسٹریم I/O PLL سے فیڈ کرتا ہے۔
outclk_[]	آؤٹ پٹ	اختیاری	I/O PLL سے آؤٹ پٹ گھڑی۔

IOPLL Intel FPGA IP کور صارف گائیڈ آرکائیوز

اگر IP کور ورژن درج نہیں ہے، تو پچھلے IP کور ورژن کے لیے صارف گائیڈ لاگو ہوتا ہے۔

آئی پی کور ورژن	یوزر گائیڈ
17.0	Altera I/O فیز لاکڈ لوپ (Altera IOPLL) IP کور صارف گائیڈ
16.1	Altera I/O فیز لاکڈ لوپ (Altera IOPLL) IP کور صارف گائیڈ
16.0	Altera I/O فیز لاکڈ لوپ (Altera IOPLL) IP کور صارف گائیڈ
15.0	Altera I/O فیز لاکڈ لوپ (Altera IOPLL) IP کور صارف گائیڈ

IOPLL Intel FPGA IP کور صارف گائیڈ کے لیے دستاویز پر نظر ثانی کی تاریخ

دستاویز کا ورژن	انٹیل کوارٹس® پرائم ورژن	تبدیلیاں
2019.06.24	18.1	میں وقف شدہ گھڑی کے آدانوں کے لیے تفصیل کو اپ ڈیٹ کیا۔ عام I/O PLL فن تعمیر خاکہ
2019.01.03	18.1	• اپ ڈیٹ کیا PLL LVDS_CLK/LOADEN آؤٹ پٹ پورٹ تک رسائی میں پیرامیٹر IOPLL IP کور پیرامیٹرز - ترتیبات کا ٹیب میز • میں zdbfbclk پورٹ کے لیے تفصیل کو اپ ڈیٹ کیا۔ IOPLL IP کور پورٹس میز
2018.09.28	18.1	• میں extswitch کے لیے تفصیل کو درست کیا۔ IOPLL IP کور پورٹس میز • انٹیل ری برانڈنگ کے مطابق درج ذیل آئی پی کور کا نام تبدیل کر دیا گیا: — Altera IOPLL IP کور کو IOPLL Intel FPGA IP کور میں تبدیل کر دیا گیا۔ — Altera PLL Reconfig IP کور کو PLL Reconfig Intel FPGA IP کور میں تبدیل کر دیا گیا۔ — Arria 10 FPLL IP کور کو fPLL Intel Arria 10/Cyclone 10 FPGA IP کور میں تبدیل کر دیا گیا۔

تاریخ	ورژن	تبدیلیاں
جون 2017	2017.06.16	• Intel Cyclone 10 GX آلات کے لیے شامل کردہ تعاون۔ • Intel کے طور پر دوبارہ برانڈ کیا گیا۔
دسمبر 2016	2016.12.05	آئی پی کور کے پہلے پورٹ کی تفصیل کو اپ ڈیٹ کیا گیا۔
جون 2016	2016.06.23	• اپ ڈیٹ کردہ آئی پی کور پیرامیٹرز – سیٹنگز ٹیب ٹیبل۔ - مینوئل اوور رائیڈ پیرامیٹرز کے ساتھ مینوئل سوئچ اوور اور آٹومیٹک سوئچ اوور کے لیے تفصیل کو اپ ڈیٹ کیا۔ کلاک سوئچ اوور کنٹرول سگنل کم فعال ہے۔ - سوئچ اوور تاخیر پیرامیٹر کی تفصیل کو اپ ڈیٹ کیا۔ • آئی پی کور پیرامیٹرز میں ڈی پی ایس کاؤنٹر سلیکشن پیرامیٹر کے لیے ڈیفائنڈ M اور C کاؤنٹرز - ڈائنامک ری کنفیگریشن ٹیب ٹیبل۔ • Typical I/O PLL آرکیٹیکچر ڈایاگرام میں کلاک سوئچ اوور پورٹ کا نام clkswitch سے extswitch میں تبدیل کر دیا گیا۔
مئی 2016	2016.05.02	اپ ڈیٹ کردہ آئی پی کور پیرامیٹرز - ڈائنامک ری کنفیگریشن ٹیب ٹیبل۔
مئی 2015	2015.05.04	IP کور پیرامیٹرز - سیٹنگز ٹیب ٹیبل میں PLL LVDS_CLK/LOADEN آؤٹ پٹ پورٹ پیرامیٹر تک رسائی کو فعال کرنے کے لیے تفصیل کو اپ ڈیٹ کیا۔ Altera IOPLL اور Altera LVDS SERDES IP Cores ٹیبل میں I/O اور ہائی سپیڈ I/O کے درمیان Arria 10 ڈیوائسز کے باب میں سگنل انٹرفیس کا لنک شامل کیا گیا۔
اگست 2014	2014.08.18	ابتدائی رہائی۔

دستاویزات / وسائل

انٹیل UG-01155 IOPLL FPGA IP کور [پی ڈی ایف] یوزر گائیڈ
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP کور, FPGA IP کور

حوالہ جات

صارف دستی

انٹیل UG-01155 IOPLL FPGA IP کور

IOPLL Intel® FPGA IP کور صارف گائیڈ