intel UG-01155 IOPLL FPGA IP Core felhasználói kézikönyv

Támogatja a szomszédos PLL (adjpllin) bemenetet, hogy csatlakozzon egy upstream PLL-hez PLL kaszkád módban.
Létrehozza a memória inicializálását File (.mif), és lehetővé teszi a PLL dynamicVreconfiguration.

Támogatja a PLL dinamikus fáziseltolást.

Kapcsolódó információk

Az Intel FPGA IP magok bemutatása
További információt nyújt az Intel FPGA IP magokról és a paraméterszerkesztőről.
Üzemmódok a 9. oldalon

Kimeneti órák a 10. oldalon
Referencia Óraátváltás a 10. oldalon

PLL-PLL lépcsőzetes kapcsolás a 11. oldalon
IOPLL Intel FPGA IP Core felhasználói útmutató Archívum a 12. oldalon

Az IOPLL Intel FPGA IP mag korábbi verzióihoz tartozó felhasználói útmutatók listáját tartalmazza.

Eszközcsaládi támogatás

Az IOPLL IP mag csak az Intel Arria 10 és Intel Cyclone 10 GX eszközcsaládokat támogatja.

IOPLL IP alapparaméterek

Az IOPLL IP magparaméter-szerkesztő az IP-katalógus PLL kategóriájában jelenik meg.

Paraméter	Jogi érték	Leírás
Eszközcsalád	Intel Arria 10, Intel Ciklon 10 GX	Meghatározza az eszközcsaládot.
Összetevő	—	Meghatározza a megcélzott eszközt.
Sebesség fokozat	—	Meghatározza a céleszköz sebességfokozatát.
PLL mód	Egész-N PLL	Meghatározza az IOPLL IP-maghoz használt módot. Az egyetlen törvényes választás az Integer-N PLL. Ha töredékes PLL-re van szüksége, akkor az fPLL Intel Arria 10/Cyclone 10 FPGA IP magot kell használnia.
Referencia órafrekvencia	—	Megadja a bemeneti órajel bemeneti frekvenciáját, refclk, MHz-ben. Az alapértelmezett érték a 100.0 MHz. A minimális és maximális érték a kiválasztott eszköztől függ.
Locked Output Port engedélyezése	Kapcsolja be vagy Ki	Kapcsolja be a zárolt port engedélyezéséhez.
Fizikai kimeneti óraparaméterek engedélyezése	Kapcsolja be vagy Ki	Kapcsolja be a fizikai PLL-számláló paramétereinek megadásához a kívánt kimeneti órajel-frekvencia megadása helyett.
Üzemmód	közvetlen, külső visszacsatolás, normál, forrás szinkron, nulla késleltetésű puffer, vagy lvds	Meghatározza a PLL működését. Az alapértelmezett művelet a közvetlen mód. • Ha kiválasztja a közvetlen módban a PLL minimalizálja a visszacsatolási út hosszát, hogy a lehető legkisebb vibrációt produkálja a PLL kimeneten. A PLL belső és külső órajeles kimenetei fáziseltolásosak a PLL órajel bemenetéhez képest. Ebben az üzemmódban a PLL nem kompenzál semmilyen órahálózatot. • Ha kiválasztja a normál módban a PLL kompenzálja az órakimenet által használt belső órahálózat késleltetését. Ha a PLL-t egy külső órakimeneti érintkező meghajtására is használják, a kimeneti érintkezőn a jel megfelelő fáziseltolása következik be. • Ha kiválasztja a forrás szinkron módban az órajel késleltetése a pintől az I/O bemeneti regiszterig megegyezik a pin és az I/O bemeneti regiszter közötti adatkésleltetéssel. • Ha kiválasztja a külső visszacsatolás módban az fbclk bemeneti portot egy bemeneti tűhöz kell csatlakoztatnia. A kártyaszintű csatlakozásnak a bemeneti érintkezőt és a külső óra kimeneti portját (fboutclk) is csatlakoztatnia kell. Az fbclk port a bemeneti órához igazodik. • Ha kiválasztja a nulla késleltetésű puffer módban a PLL-nek egy külső órakimeneti érintkezőt kell táplálnia, és kompenzálnia kell az adott érintkező által okozott késleltetést. A tűn megfigyelt jel szinkronizálva van a bemeneti órával. A PLL órakimenet az altbidir porthoz csatlakozik, és a zdbfbclk-t hajtja meg kimeneti portként. Ha a PLL a belső órahálózatot is meghajtja, akkor ennek a hálózatnak a megfelelő fáziseltolása következik be. • Ha kiválasztja a lvds módban a belső SERDES rögzítési regiszter érintkezőinek ugyanazon adat- és óraidőzítési kapcsolata megmarad. Az üzemmód kompenzálja a késéseket az LVDS órahálózatban, valamint az adattű és az óra bemeneti érintkezője között a SERDES rögzítési regiszter útvonalain.
Órák száma	1–9	Meghatározza az egyes eszközökhöz szükséges kimeneti órajelek számát a PLL tervezésben. A kimeneti frekvencia, a fáziseltolás és a munkaciklus kért beállításai a kiválasztott órajelek száma alapján jelennek meg.
Adja meg a VCO frekvenciát	Kapcsolja be vagy Ki	Lehetővé teszi a VCO-frekvencia korlátozását a megadott értékre. Ez akkor hasznos, ha PLL-t hoz létre LVDS külső módhoz, vagy ha egy adott dinamikus fáziseltolási lépésméretre van szükség.
*folytatás…*

Paraméter	Jogi érték	Leírás
VCO frekvencia (1)	—	• Amikor Fizikai kimeneti óraparaméterek engedélyezése be van kapcsolva – megjeleníti a VCO frekvenciát a következő értékek alapján Referencia órafrekvencia, Szorzótényező (M-számláló), és Osztási tényező (N-számláló). • Amikor Fizikai kimeneti óraparaméterek engedélyezése ki van kapcsolva – lehetővé teszi a VCO frekvencia kért értékének megadását. Az alapértelmezett érték a 600.0 MHz.
Adja meg az óra globális nevét	Kapcsolja be vagy Ki	Lehetővé teszi a kimeneti óra nevének átnevezését.
Óra neve	—	A Synopsis Design Constraints (SDC) felhasználói óra neve.
Kívánt frekvencia	—	Megadja a megfelelő kimeneti órajel kimeneti órajel-frekvenciáját, az outclk[] MHz-ben. Az alapértelmezett érték a 100.0 MHz. A minimális és maximális érték a használt eszköztől függ. A PLL csak az első hat tizedesjegyben olvassa be a számokat.
Tényleges frekvencia	—	Lehetővé teszi a tényleges kimeneti órajel-frekvencia kiválasztását az elérhető frekvenciák listájából. Az alapértelmezett érték a kívánt frekvenciához legközelebbi elérhető frekvencia.
Fáziseltolás egységek	ps or fokon	Megadja a fáziseltolási egységet a megfelelő kimeneti órajel porthoz, outclk[], pikoszekundumban (ps) vagy fokban.
Kívánt fáziseltolás	—	Megadja a fáziseltolás kért értékét. Az alapértelmezett érték a 0 LE.
Aktuális fáziseltolás	—	Lehetővé teszi a tényleges fáziseltolás kiválasztását az elérhető fáziseltolási értékek listájából. Az alapértelmezett érték a kívánt fáziseltoláshoz legközelebbi elérhető fáziseltolódás.
Kívánt munkaciklus	0.0–100.0	Megadja a munkaciklus kért értékét. Az alapértelmezett érték a 50.0%.
Tényleges üzemi ciklus	—	Lehetővé teszi a tényleges munkaciklus kiválasztását az elérhető munkaciklus-értékek listájából. Az alapértelmezett érték a kívánt munkaciklushoz legközelebbi elérhető munkaciklus.
Szorzótényező (M-számláló) (2)	4–511	Megadja az M-számláló szorzótényezőjét. Az M számláló törvényes tartománya 4–511. A minimális törvényes PFD frekvenciára és a maximális törvényes VCO frekvenciára vonatkozó korlátozások azonban az effektív M számláló tartományát 4–160-ra korlátozzák.
Osztási tényező (N-számláló) (2)	1–511	Megadja az N-számláló osztási tényezőjét. Az N számláló törvényes tartománya 1–511. A minimális törvényes PFD-frekvenciára vonatkozó korlátozások azonban az N-számláló effektív tartományát 1–80-ra korlátozzák.
Osztási tényező (C-számláló) (2)	1–511	Megadja az osztási tényezőt a kimeneti órajelhez (C-számláló).

Ez a paraméter csak akkor érhető el, ha a Fizikai kimeneti órajel paraméterek engedélyezése ki van kapcsolva.

Ez a paraméter csak akkor érhető el, ha a Fizikai kimeneti óraparaméterek engedélyezése be van kapcsolva.

IOPLL IP alapparaméterek – Beállítások lap

2. táblázat: IOPLL IP alapparaméterek – Beállítások lap

Paraméter	Jogi érték	Leírás
PLL sávszélesség előre beállított	Alacsony, Közepes, vagy Magas	Megadja a PLL sávszélesség előre beállított beállítását. Az alapértelmezett választás a Alacsony.
PLL automatikus visszaállítás	Kapcsolja be vagy Ki	A zár elvesztésekor automatikusan visszaállítja a PLL-t.
Hozzon létre egy második bemenetet: clk 'refclk1'	Kapcsolja be vagy Ki	Kapcsolja be, hogy biztosítson egy tartalék órát a PLL-hez, amely képes váltani az eredeti referencia órával.
Második referencia órafrekvencia	—	Kiválasztja a második bemeneti órajel frekvenciáját. Az alapértelmezett érték a 100.0 MHz. A minimális és maximális érték a használt eszköztől függ.
Hozzon létre egy „active_clk” jelet a használatban lévő bemeneti óra jelzésére	Kapcsolja be vagy Ki	Kapcsolja be az activeclk kimenet létrehozásához. Az activeclk kimenet a PLL által használt bemeneti órát jelzi. Az alacsony kimeneti jel a refclk-t, a magas kimeneti jel pedig a refclk1-et jelzi.
Hozzon létre egy „clkbad” jelet minden bemeneti órához	Kapcsolja be vagy Ki	Kapcsolja be két clkbad kimenet létrehozásához, egyet minden bemeneti órához. Az alacsony kimeneti jel azt jelzi, hogy az óra működik, a magas kimeneti jel pedig azt, hogy az óra nem működik.
Átkapcsolási mód	Automatikus átkapcsolás, Kézi átkapcsolás, vagy Automatikus átkapcsolás kézi felülírással	Meghatározza az átkapcsolási módot a tervezési alkalmazáshoz. Az IP három átkapcsolási módot támogat: • Ha kiválasztja a Automatikus átkapcsolás módban a PLL áramkör figyeli a kiválasztott referencia órát. Ha az egyik óra megáll, az áramkör néhány óracikluson belül automatikusan átvált a tartalék órára, és frissíti az állapotjeleket, a clkbad és az activeclk. • Ha kiválasztja a Kézi átkapcsolás módban, amikor a vezérlőjel, az extswitch logikai magasról logikai alacsonyra vált, és legalább három órajelciklusig alacsony marad, a bemeneti óra a másik órajelre kapcsol át. Az extswitch FPGA mag logikából vagy bemeneti lábból hozható létre. • Ha kiválasztja Automatikus átkapcsolás kézi felülírással módban, ha az extswitch jele alacsony, felülírja az automatikus kapcsoló funkciót. Amíg az extswitch alacsony értéken marad, a további átkapcsolási műveletek blokkolva vannak. Ennek az üzemmódnak a kiválasztásához a két órajelforrásnak futnia kell, és a két óra frekvenciája nem térhet el 20%-nál nagyobb mértékben. Ha mindkét óra nem ugyanazon a frekvencián van, de a perióduskülönbségük 20%-on belül van, az órajelvesztés-érzékelő blokk képes érzékelni az elveszett órát. A PLL valószínűleg kiesik a zárolásból a PLL órabemenet átkapcsolása után, és időre van szüksége az újbóli zároláshoz.
Átállási késleltetés	0–7	Adott mértékű cikluskésleltetést ad az átkapcsolási folyamathoz. Az alapértelmezett érték 0.
Hozzáférés a PLL LVDS_CLK/LOADEN kimeneti porthoz	Letiltva, LVDS_CLK/ engedélyezése BETÖLTÉS 0, vagy LVDS_CLK/ engedélyezése LOADEN 0 & 1	Válassza ki Az LVDS_CLK/LOADEN 0 engedélyezése or Az LVDS_CLK/LOADEN 0 és 1 engedélyezése a PLL lvds_clk vagy loaden kimeneti port engedélyezéséhez. Engedélyezi ezt a paramétert, ha a PLL egy LVDS SERDES blokkot táplál külső PLL-lel. Ha az I/O PLL outclk portokat LVDS portokkal használja, az outclk[0..3] az lvds_clk[0,1] és a loaden[0,1] portokhoz, az outclk4 pedig a coreclk portokhoz használható.
Engedélyezze a hozzáférést a PLL DPA kimeneti porthoz	Kapcsolja be vagy Ki	Kapcsolja be a PLL DPA kimeneti port engedélyezéséhez.
*folytatás…*

Paraméter	Jogi érték	Leírás
Hozzáférés engedélyezése a PLL külső óra kimeneti portjához	Kapcsolja be vagy Ki	Kapcsolja be a PLL külső óra kimeneti portjának engedélyezéséhez.
Megadja, hogy melyik outclk-t használja extclk_out[0] forrásként	C0 – C8	Megadja az extclk_out[0] forrásként használandó outclk portot.
Megadja, hogy melyik outclk-t használja extclk_out[1] forrásként	C0 – C8	Megadja az extclk_out[1] forrásként használandó outclk portot.

Lépcsőzetes lap

3. táblázat: IOPLL IP alapparaméterek – Lépcsőzetes 3. lap

Paraméter	Jogi érték	Leírás
Hozzon létre egy „kaszkádkimeneti” jelet, hogy csatlakozzon egy downstream PLL-hez	Kapcsolja be vagy Ki	Kapcsolja be a cascade_out port létrehozásához, amely azt jelzi, hogy ez a PLL egy forrás, és csatlakozik egy cél (downstream) PLL-hez.
Megadja, hogy melyik outclk legyen lépcsőzetes forrásként használható	0–8	Megadja a lépcsőzetes forrást.
Hozzon létre egy adjpllin vagy cclk jelet az upstream PLL-hez való csatlakozáshoz	Kapcsolja be vagy Ki	Kapcsolja be egy bemeneti port létrehozásához, amely azt jelzi, hogy ez a PLL egy cél, és csatlakozik egy forrás (upstream) PLL-hez.

Dinamikus újrakonfigurálás lap

4. táblázat: IOPLL IP alapparaméterek – Dinamikus újrakonfigurálás lap

Paraméter	Jogi érték	Leírás
A PLL dinamikus újrakonfigurálásának engedélyezése	Kapcsolja be vagy Ki	Kapcsolja be a PLL dinamikus újrakonfigurálásának engedélyezését (a PLL Reconfig Intel FPGA IP maggal együtt).
Hozzáférés engedélyezése a dinamikus fáziseltolásos portokhoz	Kapcsolja be vagy Ki	Kapcsolja be a dinamikus fáziseltolási interfész engedélyezését a PLL-lel.
MIF generálási lehetőség (3)	Generál Új MIF File, Konfiguráció hozzáadása a meglévő MIF-hez File, és Hozzon létre MIF-et File IP generálás során	Hozzon létre egy új .mif-et file amely tartalmazza az I/O PLL aktuális konfigurációját, vagy adja hozzá ezt a konfigurációt egy meglévő .mif fájlhoz file. Használhatja ezt a .mif file dinamikus újrakonfigurálás során az I/O PLL aktuális beállításaira való újrakonfigurálásához.
Útvonal az új MIF-hez file (4)	—	Adja meg a helyet és file az új .mif neve file létre kell hozni.
Útvonal a meglévő MIF-hez file (5)	—	Adja meg a helyet és file a meglévő .mif neve file hozzá kívánsz adni.
*folytatás…*

Ez a paraméter csak akkor érhető el, ha a PLL dinamikus újrakonfigurálásának engedélyezése be van kapcsolva.

Ez a paraméter csak az Új MIF generálása esetén érhető el File MIF-generálásként van kiválasztva
Opció.

Paraméter	Jogi érték	Leírás
Dinamikus fáziseltolás engedélyezése a MIF adatfolyamhoz (3)	Kapcsolja be vagy Ki	Kapcsolja be a dinamikus fáziseltolási tulajdonságok tárolására a PLL újrakonfigurálásához.
DPS számláló kiválasztása (6)	C0–C8, Mind C, or M	Kiválasztja a dinamikus fáziseltolás számlálóját. M a visszacsatolási számláló, C pedig az utólagos skála számlálója.
A dinamikus fázisváltások száma (6)	1–7	Kiválasztja a fáziseltolási lépések számát. Az egyszeri fáziseltolás növekménye a VCO periódus 1/8-ával egyenlő. Az alapértelmezett érték a 1.
Dinamikus fáziseltolási irány (6)	Pozitív or Negatív	Meghatározza a PLL MIF-ben tárolandó dinamikus fáziseltolás irányát.

Ez a paraméter csak akkor érhető el, ha Konfiguráció hozzáadása a meglévő MIF-hez File MIF generálási opcióként van kiválasztva

IOPLL IP alapparaméterek – Speciális paraméterek lap

5. táblázat: IOPLL IP alapparaméterek – Speciális paraméterek lap

Paraméter	Jogi érték	Leírás
Speciális paraméterek	—	Megjeleníti a fizikai PLL-beállítások táblázatát, amelyek az Ön bemenete alapján kerülnek megvalósításra.

Funkcionális leírás

Az I/O PLL egy frekvenciavezérlő rendszer, amely egy bemeneti órával szinkronizálva állít elő egy kimeneti órát. A PLL összehasonlítja a fáziskülönbséget a bemeneti jel és a kimenőjel közötttage-vezérelt oszcillátor (VCO), majd fázisszinkronizálást hajt végre, hogy állandó fázisszöget (reteszelést) tartson fenn a bemeneti vagy referenciajel frekvenciáján. A rendszer szinkronizálása vagy negatív visszacsatoló hurokja a PLL-t fáziszárásra kényszeríti.
A PLL-eket frekvenciaszorzóként, osztóként, demodulátorként, nyomkövető generátorként vagy óra-helyreállító áramkörként konfigurálhatja. A PLL-eket használhatja stabil frekvenciák generálására, jelek helyreállítására egy zajos kommunikációs csatornáról, vagy órajelek elosztására a tervezés során.

A PLL építőkövei

Az I/O PLL fő blokkjai a fázisfrekvencia detektor (PFD), a töltőszivattyú, a hurokszűrő, a VCO és a számlálók, mint például a visszacsatoló számláló (M), az előskálás számláló (N) és az utó- mérlegszámlálók (C). A PLL architektúra a tervezésben használt eszköztől függ.

Ez a paraméter csak akkor érhető el, ha a Dinamikus fáziseltolás engedélyezése a MIF adatfolyamhoz be van kapcsolva.

Tipikus I/O PLL architektúra

A következő kifejezéseket gyakran használják a PLL viselkedésének leírására:
PLL zárolási idő – más néven PLL beszerzési idő. A PLL zárolási ideje az az idő, amíg a PLL eléri a célfrekvencia- és fáziskapcsolatot bekapcsolás után, programozott kimeneti frekvenciaváltás vagy PLL visszaállítása után. Megjegyzés: A szimulációs szoftver nem modellez reális PLL zárolási időt. A szimuláció irreálisan gyors zárolási időt mutat. A tényleges zárolási idő specifikációit az eszköz adatlapján találja.
PLL felbontás – a PLL VCO minimális frekvencianövekménye. Az M és N számlálóban lévő bitek száma határozza meg a PLL felbontás értékét.
PLL sample rate — a FREF sampling frekvencia szükséges a fázis- és frekvenciakorrekció végrehajtásához a PLL-ben. A PLL sample aránya fREF /N.

PLL zár

A PLL zár a fázisfrekvencia detektor két bemeneti jelétől függ. A zárjel a PLL-ek aszinkron kimenete. A zárjel kapuzásához szükséges ciklusok száma a PLL bemeneti órától függ, amely a kapuzott zár áramkört órajelezi. Ossza el a PLL maximális zárolási idejét a PLL bemeneti órajel periódusával, hogy kiszámítsa a zárjel kapuzásához szükséges óraciklusok számát.

Működési módok

Az IOPLL IP mag hat különböző órajel-visszacsatolási módot támogat. Mindegyik mód lehetővé teszi az óra szorzását és osztását, fáziseltolást és a munkaciklus programozását.

Kimeneti órák

Az IOPLL IP mag legfeljebb kilenc órakimeneti jelet képes generálni. A generált órakimeneti jelek a magot vagy a külső blokkokat a magon kívül órajellel jelzik.
A reset jel segítségével visszaállíthatja a kimeneti órajelet 0-ra, és letilthatja a PLL kimeneti órajeleket.
Minden kimeneti óra rendelkezik a kívánt beállításokkal, ahol megadhatja a kívánt értékeket a kimeneti frekvenciához, a fáziseltoláshoz és a munkaciklushoz. A kívánt beállítások azok a beállítások, amelyeket alkalmazni kíván a tervezésben.

A frekvencia, a fáziseltolódás és a munkaciklus tényleges értékei a legközelebbi beállítások (a kívánt beállítások legjobb közelítő értéke), amelyek a PLL áramkörben megvalósíthatók.

Referencia óraátkapcsolás

A referencia óra átkapcsolási funkció lehetővé teszi a PLL számára, hogy két referencia bemeneti óra között váltson. Használja ezt a funkciót az óra redundanciájához, vagy egy kettős órás tartományi alkalmazáshoz, például egy rendszerben. A rendszer bekapcsolhat egy redundáns órát, ha az elsődleges óra leáll.
A referencia óra átkapcsolási funkció segítségével megadhatja a második bemeneti óra frekvenciáját, és kiválaszthatja az átkapcsolás módját és késleltetését.

Az órajel-veszteség-észlelés és a referenciaóra-átváltó blokk a következő funkciókkal rendelkezik:

Figyeli a referencia óra állapotát. Ha a referencia óra meghibásodik, az óra automatikusan átvált egy tartalék óra bemeneti forrásra. Az óra frissíti a clkbad és activeclk jelek állapotát, hogy figyelmeztesse az eseményt.
A referencia órajelet oda-vissza kapcsolja két különböző frekvencia között. Használja az extswitch jelet a kapcsolási művelet kézi vezérléséhez. Átállás után a PLL átmenetileg elveszítheti a zárolását, és átmegy a számítási folyamaton.

PLL-PLL lépcsőzetes

Ha kaszkádolja a PLL-eket a tervben, a forrás (felfelé irányuló) PLL-nek alacsony sávszélességű beállítással kell rendelkeznie, míg a cél (lefelé irányuló) PLL-nek nagy sávszélességű beállítással kell rendelkeznie. A kaszkádolás során a forrás PLL kimenete a cél PLL referencia órája (bemenete) szolgál. A lépcsőzetes PLL-ek sávszélesség-beállításainak eltérőnek kell lenniük. Ha a kaszkádolt PLL-ek sávszélesség-beállításai azonosak, a kaszkádolt PLL-ek amplify fáziszaj bizonyos frekvenciákon.Az adjpllin bemeneti órajelforrást a törhető tört PLL-ek közötti inter-kaszkádolásra használják.

Portok

6. táblázat: IOPLL IP magportok

Paraméter	Írja be	Állapot	Leírás
refclk	Bemenet	Kívánt	Az I/O PLL-t meghajtó referencia órajelforrás.
első	Bemenet	Kívánt	A kimeneti órajelek aszinkron reset portja. Hajtsa magasra ezt a portot az összes kimeneti óra 0 értékre való visszaállításához. Ezt a portot kell csatlakoztatnia a felhasználói vezérlőjelhez.
fbclk	Bemenet	Választható	Az I/O PLL külső visszacsatoló bemeneti portja. Az IOPLL IP mag akkor hozza létre ezt a portot, amikor az I/O PLL külső visszacsatolási módban vagy nulla késleltetésű puffer módban működik. A visszacsatoló hurok befejezéséhez egy kártyaszintű kapcsolatnak kell csatlakoztatnia az fbclk portot és az I/O PLL külső óra kimeneti portját.
fboutclk	Kimenet	Választható	Az a port, amely az fbclk portot a mimikai áramkörön keresztül táplálja. Az fboutclk port csak akkor érhető el, ha az I/O PLL külső visszacsatolási módban van.
zdbfbclk	kétirányú	Választható	A kétirányú port, amely a mimikai áramkörhöz csatlakozik. Ennek a portnak egy kétirányú érintkezőhöz kell csatlakoznia, amely az I/O PLL pozitív visszacsatolású, dedikált kimeneti lábán van elhelyezve. A zdbfbclk port csak akkor érhető el, ha az I/O PLL nulla késleltetésű puffer módban van. A jelvisszaverődés elkerülése érdekében nulla késleltetésű puffer mód használatakor ne helyezzen kártyanyomokat a kétirányú I/O lábra.
bezárt	Kimenet	Választható	Az IOPLL IP mag ezt a portot magasra állítja, amikor a PLL zárolást kap. A port magas marad mindaddig, amíg az IOPLL zárolva van. Az I/O PLL érvényesíti a zárolt portot, ha a referencia óra és a visszacsatoló óra fázisai és frekvenciái
*folytatás…*

Paraméter	Írja be	Állapot	Leírás
			azonos vagy a záráramkör tűréshatárán belül. Ha a két órajel közötti különbség meghaladja a zárolási áramkör tűrését, az I/O PLL elveszti a zárolást.
refclk1	Bemenet	Választható	Második referencia órajelforrás, amely meghajtja az I/O PLL-t az óraátkapcsolás funkcióhoz.
extswitch	Bemenet	Választható	Állítsa be az extswitch jelét alacsonyra (1'b0) legalább 3 óraciklusra az óra kézi átkapcsolásához.
activeclk	Kimenet	Választható	Kimeneti jel, amely jelzi, hogy az I/O PLL melyik referencia órajelforrást használja.
clkbad	Kimenet	Választható	Kimeneti jel, amely jelzi, hogy a referencia óraforrás állapota jó vagy rossz.
cascade_out	Kimenet	Választható	Kimeneti jel, amely a downstream I/O PLL-be kerül.
adjpllin	Bemenet	Választható	Bemeneti jel, amely az upstream I/O PLL-ből táplálkozik.
outclk_[]	Kimenet	Választható	Kimeneti óra az I/O PLL-ből.

IOPLL Intel FPGA IP Core felhasználói kézikönyv Archívum

Ha egy IP-magverzió nem szerepel a listán, akkor az előző IP-magverzió felhasználói útmutatója érvényes

IP Core verzió	Felhasználói kézikönyv
17.0	Altera I/O fáziszárolt hurok (Altera IOPLL) IP Core felhasználói útmutató
16.1	Altera I/O fáziszárolt hurok (Altera IOPLL) IP Core felhasználói útmutató
16.0	Altera I/O fáziszárolt hurok (Altera IOPLL) IP Core felhasználói útmutató
15.0	Altera I/O fáziszárolt hurok (Altera IOPLL) IP Core felhasználói útmutató

Dokumentum felülvizsgálati előzmények az IOPLL Intel FPGA IP Core felhasználói kézikönyvhez

Dokumentum verzió	Intel Quartus® Prime verzió	Változások
2019.06.24	18.1	Frissítettük a dedikált órabemenetek leírását a Tipikus I/O PLL architektúra diagram.
2019.01.03	18.1	• Frissítette a Hozzáférés a PLL LVDS_CLK/LOADEN kimeneti porthoz paraméter a IOPLL IP alapparaméterek – Beállítások lap táblázat. • Frissítettük a zdbfbclk port leírását a IOPLL IP mag portok táblázat.
2018.09.28	18.1	• Javítottuk az extswitch leírását a IOPLL IP mag portok táblázat. • Átnevezte a következő IP-magokat az Intel márkaváltásnak megfelelően: — Az Altera IOPLL IP mag IOPLL Intel FPGA IP magra változott. — Az Altera PLL Reconfig IP mag PLL Reconfig Intel FPGA IP magra változott. — Az Arria 10 FPLL IP magot fPLL Intel Arria 10/Cyclone 10 FPGA IP magra cseréltük.

Dátum	Változat	Változások
2017. június	2017.06.16	• Támogatás hozzáadva az Intel Cyclone 10 GX eszközökhöz. • Átkeresztelték Intelre.
2016. december	2016.12.05	Frissítettük az IP mag első portjának leírását.
2016. június	2016.06.23	• Frissített IP-alapparaméterek – Beállítások lap táblázat. — Frissítettük a Kézi átkapcsolás és az Automatikus átkapcsolás Kézi Felülírás paraméterekkel leírását. Az óraátkapcsolás vezérlőjele aktív alacsony. — Frissítettük az átváltási késleltetés paraméter leírását. • Meghatározott M és C számlálók a DPS számláló kiválasztása paraméterhez az IP Core Parameters – Dynamic Reconfiguration Tab táblázatban. • Az óraátkapcsolási port neve clkswitchről extswitchre módosult a tipikus I/O PLL architektúra diagramban.
2016. május	2016.05.02	Frissített IP-alapparaméterek – Dinamikus újrakonfigurálási lap táblázat.
2015. május	2015.05.04	Frissítettük a PLL-hez való hozzáférés engedélyezése LVDS_CLK/LOADEN kimeneti port paraméter leírását az IP Core Parameters – Settings Tab táblázatban. Hivatkozás hozzáadva az Altera IOPLL és az Altera LVDS SERDES IP magok közötti jelinterfészhez az I/O és nagysebességű I/O fejezetben az Arria 10 Devices fejezetben.
2014. augusztus	2014.08.18	Kezdeti kiadás.

Dokumentumok / Források

intel UG-01155 IOPLL FPGA IP Core [pdf] Felhasználói útmutató
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Hivatkozások

Felhasználói kézikönyv

intel UG-01155 IOPLL FPGA IP Core

IOPLL Intel® FPGA IP Core felhasználói kézikönyv