intel UG-01155 IOPLL FPGA আইপি কোর ব্যবহারকারী গাইড

পিএলএল ক্যাসকেডিং মোডে একটি আপস্ট্রিম পিএলএল-এর সাথে সংযোগ করতে সংলগ্ন PLL (adjpllin) ইনপুট সমর্থন করে।
মেমরি ইনিশিয়ালাইজেশন জেনারেট করে File (.mif) এবং PLL ডাইনামিকভিরি কনফিগারেশনের অনুমতি দেয়।

PLL গতিশীল ফেজ শিফট সমর্থন করে।

সম্পর্কিত তথ্য

ইন্টেল এফপিজিএ আইপি কোরের পরিচিতি
Intel FPGA IP কোর এবং প্যারামিটার সম্পাদক সম্পর্কে আরও তথ্য প্রদান করে।
পৃষ্ঠা 9-এ অপারেশন মোড

10 পৃষ্ঠায় আউটপুট ঘড়ি
পৃষ্ঠা 10-এ রেফারেন্স ক্লক স্যুইচওভার

পৃষ্ঠা 11-এ পিএলএল-টু-পিএলএল ক্যাসকেডিং
IOPLL ইন্টেল এফপিজিএ আইপি কোর ব্যবহারকারী নির্দেশিকা 12 পৃষ্ঠায়

আইওপিএলএল ইন্টেল এফপিজিএ আইপি কোরের পূর্ববর্তী সংস্করণগুলির জন্য ব্যবহারকারীর নির্দেশিকাগুলির একটি তালিকা প্রদান করে।

ডিভাইস ফ্যামিলি সাপোর্ট

IOPLL IP কোর শুধুমাত্র Intel Arria 10 এবং Intel Cyclone 10 GX ডিভাইস পরিবারকে সমর্থন করে।

আইওপিএলএল আইপি কোর প্যারামিটার

আইওপিএলএল আইপি কোর প্যারামিটার এডিটরটি আইপি ক্যাটালগের পিএলএল বিভাগে প্রদর্শিত হয়।

প্যারামিটার	আইনি মান	বর্ণনা
ডিভাইস পরিবার	ইন্টেল আরিয়া 10, ইন্টেল ঘূর্ণিঝড় 10 GX	ডিভাইস পরিবার নির্দিষ্ট করে।
কম্পোনেন্ট	—	লক্ষ্যযুক্ত ডিভাইস নির্দিষ্ট করে।
স্পিড গ্রেড	—	লক্ষ্যযুক্ত ডিভাইসের জন্য গতির গ্রেড নির্দিষ্ট করে।
পিএলএল মোড	পূর্ণসংখ্যা-N পিএলএল	IOPLL IP কোরের জন্য ব্যবহৃত মোড নির্দিষ্ট করে। শুধুমাত্র আইনি নির্বাচন হয় পূর্ণসংখ্যা-N PLL. আপনার যদি একটি ভগ্নাংশ PLL প্রয়োজন হয়, তাহলে আপনাকে অবশ্যই fPLL Intel Arria 10/Cyclone 10 FPGA IP কোর ব্যবহার করতে হবে।
রেফারেন্স ক্লক ফ্রিকোয়েন্সি	—	MHz-এ ইনপুট ঘড়ি, refclk-এর জন্য ইনপুট ফ্রিকোয়েন্সি নির্দিষ্ট করে। ডিফল্ট মান হল 100.0 MHz. সর্বনিম্ন এবং সর্বোচ্চ মান নির্বাচিত ডিভাইসের উপর নির্ভর করে।
লক করা আউটপুট পোর্ট সক্ষম করুন	চালু বা বন্ধ করুন	লক করা পোর্ট সক্রিয় করতে চালু করুন।
শারীরিক আউটপুট ঘড়ি পরামিতি সক্রিয় করুন	চালু বা বন্ধ করুন	একটি পছন্দসই আউটপুট ঘড়ি ফ্রিকোয়েন্সি নির্দিষ্ট করার পরিবর্তে শারীরিক PLL কাউন্টার পরামিতি প্রবেশ করতে চালু করুন।
অপারেশন মোড	সরাসরি, বাহ্যিক প্রতিক্রিয়া, স্বাভাবিক, সোর্স সিঙ্ক্রোনাস, শূন্য বিলম্ব বাফার, বা এলভিডি	PLL এর অপারেশন নির্দিষ্ট করে। ডিফল্ট অপারেশন হয় সরাসরি মোড • যদি আপনি নির্বাচন করুন সরাসরি মোড, পিএলএল আউটপুটে সবচেয়ে ছোট সম্ভাব্য জিটার তৈরি করতে ফিডব্যাক পাথের দৈর্ঘ্য কমিয়ে দেয়। পিএলএল-এর অভ্যন্তরীণ-ঘড়ি এবং বাহ্যিক-ঘড়ি আউটপুটগুলি পিএলএল ঘড়ি ইনপুটের সাপেক্ষে ফেজ-শিফট করা হয়। এই মোডে, PLL কোনো ক্লক নেটওয়ার্কের জন্য ক্ষতিপূরণ দেয় না। • যদি আপনি নির্বাচন করুন স্বাভাবিক মোড, পিএলএল ঘড়ির আউটপুট দ্বারা ব্যবহৃত অভ্যন্তরীণ ঘড়ি নেটওয়ার্কের বিলম্বের জন্য ক্ষতিপূরণ দেয়। যদি PLL একটি বাহ্যিক ঘড়ির আউটপুট পিন চালানোর জন্যও ব্যবহৃত হয়, তাহলে আউটপুট পিনে সংকেতের একটি অনুরূপ ফেজ শিফট ঘটে। • যদি আপনি নির্বাচন করুন সোর্স সিঙ্ক্রোনাস মোড, পিন থেকে I/O ইনপুট রেজিস্টারে ঘড়ির বিলম্ব পিন থেকে I/O ইনপুট রেজিস্টারে ডেটা বিলম্বের সাথে মেলে। • যদি আপনি নির্বাচন করুন বাহ্যিক প্রতিক্রিয়া মোড, আপনাকে অবশ্যই একটি ইনপুট পিনের সাথে fbclk ইনপুট পোর্ট সংযোগ করতে হবে। একটি বোর্ড-স্তরের সংযোগ অবশ্যই ইনপুট পিন এবং বাহ্যিক ঘড়ির আউটপুট পোর্ট, fboutclk উভয়ই সংযুক্ত করতে হবে। fbclk পোর্ট ইনপুট ঘড়ির সাথে সারিবদ্ধ। • যদি আপনি নির্বাচন করুন শূন্য বিলম্ব বাফার মোড, পিএলএলকে অবশ্যই একটি বাহ্যিক ঘড়ির আউটপুট পিন খাওয়াতে হবে এবং সেই পিন দ্বারা প্রবর্তিত বিলম্বের জন্য ক্ষতিপূরণ দিতে হবে। পিনে পর্যবেক্ষণ করা সংকেত ইনপুট ঘড়ির সাথে সিঙ্ক্রোনাইজ করা হয়। PLL ঘড়ি আউটপুট altbidir পোর্টের সাথে সংযোগ করে এবং একটি আউটপুট পোর্ট হিসাবে zdbfbclk চালায়। যদি PLL অভ্যন্তরীণ ঘড়ি নেটওয়ার্কও চালায়, তাহলে সেই নেটওয়ার্কের একটি সংশ্লিষ্ট ফেজ শিফট ঘটে। • যদি আপনি নির্বাচন করুন এলভিডি মোড, অভ্যন্তরীণ SERDES ক্যাপচার রেজিস্টারে পিনের একই ডেটা এবং ঘড়ির সময় সম্পর্ক বজায় রাখা হয়। মোড LVDS ঘড়ি নেটওয়ার্কে বিলম্বের জন্য ক্ষতিপূরণ দেয়, এবং ডেটা পিন এবং ক্লক ইনপুট পিনের মধ্যে SERDES ক্যাপচার রেজিস্টার পাথগুলিতে।
ঘড়ির সংখ্যা	1–9	PLL ডিজাইনে প্রতিটি ডিভাইসের জন্য প্রয়োজনীয় আউটপুট ঘড়ির সংখ্যা নির্দিষ্ট করে। আউটপুট ফ্রিকোয়েন্সি, ফেজ শিফট এবং ডিউটি চক্রের জন্য অনুরোধ করা সেটিংস নির্বাচিত ঘড়ির সংখ্যার উপর ভিত্তি করে দেখানো হয়।
VCO ফ্রিকোয়েন্সি নির্দিষ্ট করুন	চালু বা বন্ধ করুন	আপনাকে VCO ফ্রিকোয়েন্সি নির্দিষ্ট মানের মধ্যে সীমাবদ্ধ করার অনুমতি দেয়। এলভিডিএস বাহ্যিক মোডের জন্য একটি পিএলএল তৈরি করার সময় বা একটি নির্দিষ্ট গতিশীল ফেজ শিফ্ট স্টেপ সাইজ চাইলে এটি কার্যকর।
*অব্যাহত…*

প্যারামিটার	আইনি মান	বর্ণনা
ভিসিও ফ্রিকোয়েন্সি (1)	—	• কখন শারীরিক আউটপুট ঘড়ি পরামিতি সক্রিয় করুন চালু আছে- এর মানগুলির উপর ভিত্তি করে VCO ফ্রিকোয়েন্সি প্রদর্শন করে রেফারেন্স ক্লক ফ্রিকোয়েন্সি, গুণনীয়ক (M-কাউন্টার), এবং বিভাজন ফ্যাক্টর (N-কাউন্টার). • কখন শারীরিক আউটপুট ঘড়ি পরামিতি সক্রিয় করুন বন্ধ করা আছে— আপনাকে VCO ফ্রিকোয়েন্সির জন্য অনুরোধ করা মান নির্দিষ্ট করতে দেয়। ডিফল্ট মান হল 600.0 MHz.
ঘড়ির গ্লোবাল নাম দিন	চালু বা বন্ধ করুন	আপনাকে আউটপুট ঘড়ির নাম পরিবর্তন করার অনুমতি দেয়।
ঘড়ির নাম	—	Synopsis Design Constraints (SDC) এর জন্য ব্যবহারকারীর ঘড়ির নাম।
কাঙ্ক্ষিত ফ্রিকোয়েন্সি	—	মেগাহার্টজে সংশ্লিষ্ট আউটপুট ক্লক পোর্ট, outclk[]-এর আউটপুট ক্লক ফ্রিকোয়েন্সি নির্দিষ্ট করে। ডিফল্ট মান হল 100.0 MHz. সর্বনিম্ন এবং সর্বোচ্চ মান ব্যবহৃত ডিভাইসের উপর নির্ভর করে। PLL শুধুমাত্র প্রথম ছয় দশমিক স্থানে সংখ্যা পড়ে।
প্রকৃত ফ্রিকোয়েন্সি	—	আপনাকে অর্জনযোগ্য ফ্রিকোয়েন্সিগুলির একটি তালিকা থেকে প্রকৃত আউটপুট ঘড়ি ফ্রিকোয়েন্সি নির্বাচন করতে দেয়। ডিফল্ট মানটি পছন্দসই ফ্রিকোয়েন্সির নিকটতম অর্জনযোগ্য ফ্রিকোয়েন্সি।
ফেজ শিফট ইউনিট	ps or ডিগ্রী	সংশ্লিষ্ট আউটপুট ঘড়ি পোর্টের জন্য ফেজ শিফট ইউনিট নির্দিষ্ট করে, outclk[], পিকোসেকেন্ডে (ps) বা ডিগ্রি।
কাঙ্ক্ষিত ফেজ শিফট	—	ফেজ শিফটের জন্য অনুরোধ করা মান নির্দিষ্ট করে। ডিফল্ট মান হল 0 পিএস.
প্রকৃত ফেজ শিফট	—	অর্জনযোগ্য ফেজ শিফ্ট মানগুলির একটি তালিকা থেকে আপনাকে প্রকৃত ফেজ শিফট নির্বাচন করার অনুমতি দেয়। ডিফল্ট মান হল কাঙ্ক্ষিত ফেজ শিফটের নিকটতম অর্জনযোগ্য ফেজ শিফট।
কাঙ্ক্ষিত ডিউটি সাইকেল	0.0–100.0	শুল্ক চক্রের জন্য অনুরোধ করা মান নির্দিষ্ট করে। ডিফল্ট মান হল 50.0%.
প্রকৃত ডিউটি চক্র	—	অর্জনযোগ্য ডিউটি চক্র মানগুলির একটি তালিকা থেকে আপনাকে প্রকৃত শুল্ক চক্র নির্বাচন করার অনুমতি দেয়। ডিফল্ট মান হল কাঙ্ক্ষিত ডিউটি চক্রের নিকটতম অর্জনযোগ্য ডিউটি চক্র।
গুণনীয়ক (M-কাউন্টার) (2)	4–511	M-কাউন্টারের গুণনীয়ক নির্দিষ্ট করে। এম কাউন্টারের আইনি পরিসর হল 4-511৷ যাইহোক, ন্যূনতম আইনি PFD ফ্রিকোয়েন্সি এবং সর্বোচ্চ আইনি VCO ফ্রিকোয়েন্সির উপর সীমাবদ্ধতা কার্যকর M কাউন্টার রেঞ্জকে 4-160-এ সীমাবদ্ধ করে।
বিভাজন ফ্যাক্টর (N-কাউন্টার) (2)	1–511	N-কাউন্টারের বিভাজন ফ্যাক্টর নির্দিষ্ট করে। N কাউন্টারের আইনি পরিসর হল 1-511৷ যাইহোক, ন্যূনতম আইনি PFD ফ্রিকোয়েন্সির উপর বিধিনিষেধ N কাউন্টারের কার্যকর পরিসীমা 1-80 পর্যন্ত সীমাবদ্ধ করে।
বিভাজন ফ্যাক্টর (সি-কাউন্টার) (2)	1–511	আউটপুট ঘড়ি (সি-কাউন্টার) এর জন্য বিভাজন ফ্যাক্টর নির্দিষ্ট করে।

ফিজিক্যাল আউটপুট ক্লক প্যারামিটার বন্ধ থাকলেই এই প্যারামিটারটি পাওয়া যায়।

ফিজিক্যাল আউটপুট ক্লক প্যারামিটার চালু থাকলেই এই প্যারামিটারটি পাওয়া যায়।

আইওপিএলএল আইপি কোর প্যারামিটার - সেটিংস ট্যাব

সারণি 2. IOPLL আইপি কোর প্যারামিটার - সেটিংস ট্যাব

প্যারামিটার	আইনি মান	বর্ণনা
পিএলএল ব্যান্ডউইথ প্রিসেট	কম, মাঝারি, বা উচ্চ	PLL ব্যান্ডউইথ প্রিসেট সেটিং নির্দিষ্ট করে। ডিফল্ট নির্বাচন হয় কম.
পিএলএল অটো রিসেট	চালু বা বন্ধ করুন	লক হারিয়ে গেলে PLL স্বয়ংক্রিয়ভাবে স্ব-রিসেট করে।
একটি দ্বিতীয় ইনপুট clk 'refclk1' তৈরি করুন	চালু বা বন্ধ করুন	আপনার PLL এর সাথে সংযুক্ত একটি ব্যাকআপ ঘড়ি প্রদান করতে চালু করুন যা আপনার আসল রেফারেন্স ঘড়ির সাথে স্যুইচ করতে পারে।
দ্বিতীয় রেফারেন্স ঘড়ি ফ্রিকোয়েন্সি	—	দ্বিতীয় ইনপুট ঘড়ি সংকেতের ফ্রিকোয়েন্সি নির্বাচন করে। ডিফল্ট মান হল 100.0 MHz. সর্বনিম্ন এবং সর্বোচ্চ মান ব্যবহৃত ডিভাইসের উপর নির্ভর করে।
ব্যবহার করা ইনপুট ঘড়ি নির্দেশ করতে একটি 'active_clk' সংকেত তৈরি করুন	চালু বা বন্ধ করুন	Activeclk আউটপুট তৈরি করতে চালু করুন। Activeclk আউটপুট ইনপুট ঘড়ি নির্দেশ করে যা পিএলএল ব্যবহার করছে। কম আউটপুট সংকেত refclk নির্দেশ করে এবং আউটপুট সংকেত উচ্চ refclk1 নির্দেশ করে।
প্রতিটি ইনপুট ঘড়ির জন্য একটি 'clkbad' সংকেত তৈরি করুন	চালু বা বন্ধ করুন	দুটি clkbad আউটপুট তৈরি করতে চালু করুন, প্রতিটি ইনপুট ঘড়ির জন্য একটি। আউটপুট সংকেত কম নির্দেশ করে ঘড়িটি কাজ করছে এবং আউটপুট সংকেত উচ্চ নির্দেশ করে ঘড়িটি কাজ করছে না।
সুইচওভার মোড	স্বয়ংক্রিয় সুইচওভার, ম্যানুয়াল সুইচওভার, বা ম্যানুয়াল ওভাররাইড সহ স্বয়ংক্রিয় সুইচওভার	ডিজাইন অ্যাপ্লিকেশনের জন্য সুইচওভার মোড নির্দিষ্ট করে। আইপি তিনটি সুইচওভার মোড সমর্থন করে: • যদি আপনি নির্বাচন করুন স্বয়ংক্রিয় সুইচওভার মোড, পিএলএল সার্কিট্রি নির্বাচিত রেফারেন্স ঘড়ি নিরীক্ষণ করে। যদি একটি ঘড়ি বন্ধ হয়ে যায়, সার্কিটটি স্বয়ংক্রিয়ভাবে কয়েকটি ঘড়ি চক্রের মধ্যে ব্যাকআপ ঘড়িতে সুইচ করে এবং স্ট্যাটাস সিগন্যাল, clkbad এবং activeclk আপডেট করে। • যদি আপনি নির্বাচন করুন ম্যানুয়াল সুইচওভার মোড, যখন কন্ট্রোল সিগন্যাল, এক্সটসুইচ, লজিক হাই থেকে লজিক লোতে পরিবর্তিত হয় এবং কমপক্ষে তিনটি ঘড়ি চক্রের জন্য কম থাকে, ইনপুট ঘড়ি অন্য ঘড়িতে চলে যায়। এক্সটসুইচটি FPGA কোর লজিক বা ইনপুট পিন থেকে তৈরি করা যেতে পারে। • যদি আপনি নির্বাচন করেন ম্যানুয়াল ওভাররাইড সহ স্বয়ংক্রিয় সুইচওভার মোড, যখন এক্সটসুইচ সংকেত কম থাকে, এটি স্বয়ংক্রিয় সুইচ ফাংশনকে ওভাররাইড করে। যতক্ষণ পর্যন্ত এক্সটসুইচ কম থাকে, ততক্ষণ আরও সুইচওভার অ্যাকশন ব্লক করা হয়। এই মোডটি নির্বাচন করতে, আপনার দুটি ঘড়ির উত্স অবশ্যই চলমান থাকতে হবে এবং দুটি ঘড়ির ফ্রিকোয়েন্সি 20% এর বেশি আলাদা হতে পারে না। যদি উভয় ঘড়ি একই ফ্রিকোয়েন্সিতে না হয়, তবে তাদের সময়ের পার্থক্য 20% এর মধ্যে হয়, ঘড়ির ক্ষতি সনাক্তকরণ ব্লকটি হারানো ঘড়ি সনাক্ত করতে পারে। PLL ঘড়ি ইনপুট সুইচওভারের পরে PLL সম্ভবত লকের বাইরে চলে যায় এবং আবার লক করার জন্য সময় প্রয়োজন।
সুইচওভার বিলম্ব	0–7	সুইচওভার প্রক্রিয়ায় একটি নির্দিষ্ট পরিমাণ চক্র বিলম্ব যোগ করে। ডিফল্ট মান 0।
PLL LVDS_CLK/ LOADEN আউটপুট পোর্টে অ্যাক্সেস	অক্ষম, LVDS_CLK/ সক্ষম করুন লোডন 0, বা LVDS_CLK/ সক্ষম করুন লোড করুন 0 এবং 1	নির্বাচন করুন LVDS_CLK/LOADEN 0 সক্ষম করুন৷ or LVDS_CLK/ LOADEN 0 এবং 1 সক্ষম করুন৷ PLL lvds_clk বা লোড আউটপুট পোর্ট সক্ষম করতে। PLL বহিরাগত PLL সহ একটি LVDS SERDES ব্লক ফিড করলে এই প্যারামিটারটি সক্ষম করে৷ LVDS পোর্টের সাথে I/O PLL outclk পোর্ট ব্যবহার করার সময়, outclk[0..3] ব্যবহার করা হয় lvds_clk[0,1] এবং লোড করার[0,1] পোর্টের জন্য, outclk4 কোরক্লক পোর্টের জন্য ব্যবহার করা যেতে পারে।
PLL DPA আউটপুট পোর্টে অ্যাক্সেস সক্ষম করুন	চালু বা বন্ধ করুন	PLL DPA আউটপুট পোর্ট সক্রিয় করতে চালু করুন।
*অব্যাহত…*

প্যারামিটার	আইনি মান	বর্ণনা
PLL বাহ্যিক ঘড়ি আউটপুট পোর্ট অ্যাক্সেস সক্ষম করুন	চালু বা বন্ধ করুন	PLL বাহ্যিক ঘড়ি আউটপুট পোর্ট সক্রিয় করতে চালু করুন।
extclk_out[0] উত্স হিসাবে কোন outclk ব্যবহার করা হবে তা নির্দিষ্ট করে	C0 – C8	extclk_out[0] উৎস হিসেবে ব্যবহার করার জন্য outclk পোর্ট নির্দিষ্ট করে।
extclk_out[1] উত্স হিসাবে কোন outclk ব্যবহার করা হবে তা নির্দিষ্ট করে	C0 – C8	extclk_out[1] উৎস হিসেবে ব্যবহার করার জন্য outclk পোর্ট নির্দিষ্ট করে।

ক্যাসকেডিং ট্যাব

সারণি 3. IOPLL আইপি কোর প্যারামিটার - ক্যাসকেডিং ট্যাব3

প্যারামিটার	আইনি মান	বর্ণনা
একটি ডাউনস্ট্রিম PLL এর সাথে সংযোগ করতে একটি 'ক্যাসকেড আউট' সংকেত তৈরি করুন	চালু বা বন্ধ করুন	ক্যাসকেড_আউট পোর্ট তৈরি করতে চালু করুন, যা নির্দেশ করে যে এই পিএলএল একটি উৎস এবং একটি গন্তব্য (ডাউনস্ট্রিম) পিএলএল-এর সাথে সংযোগ করে।
ক্যাসকেডিং উত্স হিসাবে কোন outclk ব্যবহার করা হবে তা নির্দিষ্ট করে	0–8	ক্যাসকেডিং উত্স নির্দিষ্ট করে।
একটি আপস্ট্রিম PLL এর সাথে সংযোগ করতে একটি adjpllin বা cclk সংকেত তৈরি করুন	চালু বা বন্ধ করুন	একটি ইনপুট পোর্ট তৈরি করতে চালু করুন, যা নির্দেশ করে যে এই PLL একটি গন্তব্য এবং একটি উৎস (আপস্ট্রিম) PLL এর সাথে সংযোগ করে।

ডায়নামিক রিকনফিগারেশন ট্যাব

সারণি 4. আইওপিএলএল আইপি কোর প্যারামিটার – ডাইনামিক রিকনফিগারেশন ট্যাব

প্যারামিটার	আইনি মান	বর্ণনা
PLL এর গতিশীল পুনর্বিন্যাস সক্ষম করুন৷	চালু বা বন্ধ করুন	এই PLL এর গতিশীল পুনর্বিন্যাস সক্ষম করুন (PLL Reconfig Intel FPGA IP কোরের সাথে একত্রে)।
গতিশীল ফেজ শিফট পোর্টগুলিতে অ্যাক্সেস সক্ষম করুন৷	চালু বা বন্ধ করুন	PLL এর সাথে ডাইনামিক ফেজ শিফট ইন্টারফেস সক্ষম করুন।
MIF জেনারেশন বিকল্প (3)	তৈরি করুন নতুন MIF File, বিদ্যমান MIF এ কনফিগারেশন যোগ করুন File, এবং MIF তৈরি করুন File আইপি জেনারেশনের সময়	হয় একটি নতুন .mif তৈরি করুন file I/O PLL-এর বর্তমান কনফিগারেশন ধারণ করে, অথবা বিদ্যমান .mif-এ এই কনফিগারেশন যোগ করুন file. আপনি এই .mif ব্যবহার করতে পারেন file I/O PLL এর বর্তমান সেটিংসে পুনরায় কনফিগার করার জন্য গতিশীল পুনর্বিন্যাস করার সময়।
নতুন MIF এর পথ file (4)	—	অবস্থান লিখুন এবং file নতুন .mif এর নাম file তৈরি করা হবে।
বিদ্যমান MIF এর পথ file (5)	—	অবস্থান লিখুন এবং file বিদ্যমান .mif এর নাম file আপনি যোগ করতে চান.
*অব্যাহত…*

এই প্যারামিটারটি শুধুমাত্র তখনই পাওয়া যায় যখন PLL এর ডাইনামিক রিকনফিগারেশন চালু করা থাকে।

এই প্যারামিটারটি শুধুমাত্র তখনই পাওয়া যায় যখন নতুন MIF তৈরি হয় File MIF জেনারেশন হিসাবে নির্বাচিত হয়
অপশন।

প্যারামিটার	আইনি মান	বর্ণনা
MIF স্ট্রিমিংয়ের জন্য ডায়নামিক ফেজ শিফট সক্ষম করুন (3)	চালু বা বন্ধ করুন	PLL পুনরায় কনফিগারেশনের জন্য ডাইনামিক ফেজ শিফট বৈশিষ্ট্য সংরক্ষণ করতে চালু করুন।
ডিপিএস কাউন্টার নির্বাচন (6)	C0-C8, সব সি, or M	ডায়নামিক ফেজ শিফ্ট করার জন্য কাউন্টার নির্বাচন করে। M হল ফিডব্যাক কাউন্টার এবং C হল পোস্ট-স্কেল কাউন্টার।
ডায়নামিক ফেজ শিফটের সংখ্যা (6)	1–7	ফেজ শিফট বৃদ্ধির সংখ্যা নির্বাচন করে। একক ফেজ শিফট ইনক্রিমেন্টের আকার VCO সময়ের 1/8 এর সমান। ডিফল্ট মান হল 1.
গতিশীল ফেজ শিফট দিকনির্দেশ (6)	ইতিবাচক or নেতিবাচক	পিএলএল এমআইএফ-এ সঞ্চয় করার জন্য গতিশীল ফেজ শিফটের দিক নির্ধারণ করে।

এই প্যারামিটারটি তখনই পাওয়া যায় যখন বিদ্যমান MIF-তে কনফিগারেশন যোগ করুন File MIF জেনারেশন বিকল্প হিসাবে নির্বাচিত হয়

আইওপিএলএল আইপি কোর প্যারামিটার – অ্যাডভান্সড প্যারামিটার ট্যাব

সারণি 5. আইওপিএলএল আইপি কোর প্যারামিটার – অ্যাডভান্সড প্যারামিটার ট্যাব

প্যারামিটার	আইনি মান	বর্ণনা
উন্নত পরামিতি	—	শারীরিক PLL সেটিংসের একটি সারণী প্রদর্শন করে যা আপনার ইনপুটের উপর ভিত্তি করে প্রয়োগ করা হবে।

কার্যকরী বর্ণনা

একটি I/O PLL হল একটি ফ্রিকোয়েন্সি-কন্ট্রোল সিস্টেম যা একটি ইনপুট ঘড়ির সাথে সিঙ্ক্রোনাইজ করে একটি আউটপুট ঘড়ি তৈরি করে। PLL ইনপুট সংকেত এবং একটি ভলিউমের আউটপুট সংকেতের মধ্যে ফেজ পার্থক্য তুলনা করেtagই-নিয়ন্ত্রিত অসিলেটর (VCO) এবং তারপর ইনপুট বা রেফারেন্স সিগন্যালের ফ্রিকোয়েন্সিতে একটি ধ্রুবক ফেজ কোণ (লক) বজায় রাখতে ফেজ সিঙ্ক্রোনাইজেশন সঞ্চালন করে। সিস্টেমের সিঙ্ক্রোনাইজেশন বা নেতিবাচক প্রতিক্রিয়া লুপ পিএলএলকে ফেজ-লক হতে বাধ্য করে।
আপনি ফ্রিকোয়েন্সি মাল্টিপ্লায়ার, ডিভাইডার, ডিমোডুলেটর, ট্র্যাকিং জেনারেটর বা ঘড়ি পুনরুদ্ধার সার্কিট হিসাবে পিএলএলগুলি কনফিগার করতে পারেন। আপনি স্থিতিশীল ফ্রিকোয়েন্সি তৈরি করতে, একটি গোলমাল যোগাযোগ চ্যানেল থেকে সংকেত পুনরুদ্ধার করতে বা আপনার নকশা জুড়ে ঘড়ি সংকেত বিতরণ করতে PLL ব্যবহার করতে পারেন।

একটি PLL এর বিল্ডিং ব্লক

I/O PLL-এর প্রধান ব্লকগুলি হল ফেজ ফ্রিকোয়েন্সি ডিটেক্টর (PFD), চার্জ পাম্প, লুপ ফিল্টার, VCO, এবং কাউন্টার, যেমন একটি ফিডব্যাক কাউন্টার (M), একটি প্রি-স্কেল কাউন্টার (N), এবং পোস্ট- স্কেল কাউন্টার (সি)। PLL আর্কিটেকচার নির্ভর করে আপনার ডিজাইনে আপনি যে ডিভাইসটি ব্যবহার করেন তার উপর।

এই প্যারামিটারটি শুধুমাত্র তখনই পাওয়া যায় যখন MIF স্ট্রিমিংয়ের জন্য ডায়নামিক ফেজ শিফট চালু করা থাকে।

সাধারণ I/O PLL আর্কিটেকচার

নিম্নলিখিত পদগুলি সাধারণত PLL-এর আচরণ বর্ণনা করতে ব্যবহৃত হয়:
পিএলএল লক টাইম—যা পিএলএল অধিগ্রহণের সময় নামেও পরিচিত। PLL লক টাইম হল PLL এর পাওয়ার-আপের পরে, প্রোগ্রাম করা আউটপুট ফ্রিকোয়েন্সি পরিবর্তনের পরে, বা PLL রিসেটের পরে লক্ষ্য ফ্রিকোয়েন্সি এবং ফেজ সম্পর্ক অর্জন করার সময়। দ্রষ্টব্য: সিমুলেশন সফ্টওয়্যার একটি বাস্তবসম্মত PLL লক সময়ের মডেল করে না। সিমুলেশন একটি অবাস্তব দ্রুত লক সময় দেখায়। প্রকৃত লক টাইম স্পেসিফিকেশনের জন্য, ডিভাইস ডেটাশীট পড়ুন।
PLL রেজোলিউশন—একটি PLL VCO এর ন্যূনতম ফ্রিকোয়েন্সি বৃদ্ধির মান। M এবং N কাউন্টারে বিটের সংখ্যা PLL রেজোলিউশনের মান নির্ধারণ করে।
পিএলএলample রেট - FREF sampPLL এ ফেজ এবং ফ্রিকোয়েন্সি সংশোধন করার জন্য প্রয়োজনীয় লিং ফ্রিকোয়েন্সি। পিএলএল এসample হার fREF/N হয়।

পিএলএল লক

PLL লক ফেজ ফ্রিকোয়েন্সি ডিটেক্টরে দুটি ইনপুট সংকেতের উপর নির্ভরশীল। লক সিগন্যাল হল PLL-এর একটি অ্যাসিঙ্ক্রোনাস আউটপুট। লক সিগন্যাল গেট করার জন্য প্রয়োজনীয় চক্রের সংখ্যা PLL ইনপুট ঘড়ির উপর নির্ভর করে যা গেটেড-লক সার্কিট্রিকে ঘড়ি দেয়। লক সিগন্যাল গেট করার জন্য প্রয়োজনীয় ঘড়ি চক্রের সংখ্যা গণনা করতে PLL ইনপুট ঘড়ির সময়কাল দ্বারা PLL-এর সর্বাধিক লক সময়কে ভাগ করুন।

অপারেশন মোড

আইওপিএলএল আইপি কোর ছয়টি ভিন্ন ঘড়ি ফিডব্যাক মোড সমর্থন করে। প্রতিটি মোড ঘড়ির গুন এবং ভাগ, ফেজ স্থানান্তর, এবং ডিউটি-সাইকেল প্রোগ্রামিংয়ের অনুমতি দেয়।

আউটপুট ঘড়ি

আইওপিএলএল আইপি কোর নয়টি পর্যন্ত ঘড়ি আউটপুট সংকেত তৈরি করতে পারে। উৎপন্ন ঘড়ি আউটপুট সংকেত কোর ঘড়ি বা কোরের বাইরে বাহ্যিক ব্লক.
আপনি আউটপুট ঘড়ির মান 0 এ পুনরায় সেট করতে এবং PLL আউটপুট ঘড়ি নিষ্ক্রিয় করতে রিসেট সংকেত ব্যবহার করতে পারেন।
প্রতিটি আউটপুট ঘড়িতে অনুরোধ করা সেটিংসের একটি সেট রয়েছে যেখানে আপনি আউটপুট ফ্রিকোয়েন্সি, ফেজ শিফট এবং ডিউটি চক্রের জন্য পছন্দসই মানগুলি নির্দিষ্ট করতে পারেন। পছন্দসই সেটিংস হল সেটিংস যা আপনি আপনার ডিজাইনে প্রয়োগ করতে চান।

ফ্রিকোয়েন্সি, ফেজ শিফট এবং ডিউটি চক্রের প্রকৃত মান হল নিকটতম সেটিংস (কাঙ্খিত সেটিংসের সর্বোত্তম আনুমানিক) যা PLL সার্কিটে প্রয়োগ করা যেতে পারে।

রেফারেন্স ক্লক সুইচওভার

রেফারেন্স ক্লক সুইচওভার বৈশিষ্ট্যটি পিএলএলকে দুটি রেফারেন্স ইনপুট ঘড়ির মধ্যে স্যুইচ করতে দেয়। ঘড়ির অপ্রয়োজনীয়তার জন্য বা একটি দ্বৈত ঘড়ি ডোমেন অ্যাপ্লিকেশন যেমন একটি সিস্টেমের জন্য এই বৈশিষ্ট্যটি ব্যবহার করুন৷ প্রাথমিক ঘড়িটি চলা বন্ধ হলে সিস্টেমটি একটি অপ্রয়োজনীয় ঘড়ি চালু করতে পারে।
রেফারেন্স ক্লক সুইচওভার বৈশিষ্ট্যটি ব্যবহার করে, আপনি দ্বিতীয় ইনপুট ঘড়ির ফ্রিকোয়েন্সি নির্দিষ্ট করতে পারেন, এবং মোড নির্বাচন করতে পারেন এবং সুইচওভারের জন্য বিলম্ব করতে পারেন।

ঘড়ির ক্ষতি সনাক্তকরণ এবং রেফারেন্স ক্লক সুইচওভার ব্লকের নিম্নলিখিত ফাংশন রয়েছে:

রেফারেন্স ঘড়ির অবস্থা পর্যবেক্ষণ করে। যদি রেফারেন্স ঘড়ি ব্যর্থ হয়, ঘড়িটি স্বয়ংক্রিয়ভাবে একটি ব্যাকআপ ঘড়ি ইনপুট উত্সে স্যুইচ করে। ঘড়িটি ইভেন্টটি সতর্ক করতে clkbad এবং activeclk সংকেতের অবস্থা আপডেট করে।
দুটি ভিন্ন ফ্রিকোয়েন্সির মধ্যে রেফারেন্স ক্লককে সামনে পিছনে সুইচ করে। ম্যানুয়ালি সুইচ অ্যাকশন নিয়ন্ত্রণ করতে extswitch সংকেত ব্যবহার করুন। একটি সুইচওভার হওয়ার পরে, PLL সাময়িকভাবে লক হারাতে পারে এবং গণনা প্রক্রিয়ার মধ্য দিয়ে যেতে পারে।

পিএলএল-টু-পিএলএল ক্যাসকেডিং

আপনি যদি আপনার ডিজাইনে পিএলএল ক্যাসকেড করেন, তাহলে উৎস (আপস্ট্রিম) পিএলএল-এর একটি লোব্যান্ডউইথ সেটিং থাকতে হবে, যখন গন্তব্য (ডাউনস্ট্রিম) পিএলএল-এর অবশ্যই একটি হাইব্যান্ডউইথ সেটিং থাকতে হবে। ক্যাসকেডিংয়ের সময়, উত্স PLL এর আউটপুট গন্তব্য PLL এর রেফারেন্স ঘড়ি (ইনপুট) হিসাবে কাজ করে। ক্যাসকেড করা PLL এর ব্যান্ডউইথ সেটিংস অবশ্যই আলাদা হতে হবে। ক্যাসকেডেড পিএলএল-এর ব্যান্ডউইথ সেটিংস একই হলে, ক্যাসকেডেড পিএলএল হতে পারে ampনির্দিষ্ট ফ্রিকোয়েন্সিতে লাইফাই ফেজ নয়েজ। অ্যাডজেপ্লিন ইনপুট ঘড়ির উৎসটি ফ্র্যাকচারেবল ভগ্নাংশ পিএলএল-এর মধ্যে ইন্টার-ক্যাসকেডিংয়ের জন্য ব্যবহৃত হয়।

বন্দর

সারণি 6. IOPLL আইপি কোর পোর্ট

প্যারামিটার	টাইপ	অবস্থা	বর্ণনা
refclk	ইনপুট	প্রয়োজন	রেফারেন্স ঘড়ির উৎস যা I/O PLL চালায়।
প্রথম	ইনপুট	প্রয়োজন	আউটপুট ঘড়ির জন্য অ্যাসিঙ্ক্রোনাস রিসেট পোর্ট। সমস্ত আউটপুট ঘড়িকে 0 এর মানতে রিসেট করতে এই পোর্টটিকে উচ্চ ড্রাইভ করুন। আপনাকে অবশ্যই এই পোর্টটিকে ব্যবহারকারী নিয়ন্ত্রণ সংকেতের সাথে সংযুক্ত করতে হবে।
fbclk	ইনপুট	ঐচ্ছিক	I/O PLL এর জন্য বাহ্যিক প্রতিক্রিয়া ইনপুট পোর্ট। যখন I/O PLL এক্সটার্নাল ফিডব্যাক মোডে বা জিরো-ডেলে বাফার মোডে কাজ করে তখন IOPLL IP কোর এই পোর্ট তৈরি করে। ফিডব্যাক লুপ সম্পূর্ণ করতে, একটি বোর্ড-স্তরের সংযোগ অবশ্যই fbclk পোর্ট এবং I/O PLL এর বহিরাগত ঘড়ি আউটপুট পোর্টের সাথে সংযুক্ত করতে হবে।
fboutclk	আউটপুট	ঐচ্ছিক	যে পোর্টটি মিমিক সার্কিট্রির মাধ্যমে fbclk পোর্টকে ফিড করে। Fboutclk পোর্ট শুধুমাত্র তখনই পাওয়া যায় যদি I/O PLL এক্সটার্নাল ফিডব্যাক মোডে থাকে।
zdbfbclk	দ্বিমুখী	ঐচ্ছিক	দ্বিমুখী পোর্ট যা মিমিক সার্কিট্রির সাথে সংযোগ করে। এই পোর্টটিকে অবশ্যই একটি দ্বিমুখী পিনের সাথে সংযোগ করতে হবে যা I/O PLL-এর ইতিবাচক প্রতিক্রিয়া ডেডিকেটেড আউটপুট পিনে স্থাপন করা হয়। zdbfbclk পোর্ট শুধুমাত্র I/O PLL শূন্য-বিলম্ব বাফার মোডে থাকলেই পাওয়া যায়। শূন্য-বিলম্বের বাফার মোড ব্যবহার করার সময় সংকেত প্রতিফলন এড়াতে, দ্বিমুখী I/O পিনে বোর্ড ট্রেস রাখবেন না।
তালাবদ্ধ	আউটপুট	ঐচ্ছিক	যখন PLL লক অর্জন করে তখন IOPLL IP কোর এই পোর্টটিকে উঁচু করে তোলে। যতক্ষণ পর্যন্ত আইওপিএলএল লক থাকে ততক্ষণ বন্দরটি উঁচু থাকে। যখন রেফারেন্স ক্লক এবং ফিডব্যাক ক্লকের পর্যায় এবং ফ্রিকোয়েন্সি হয় তখন I/O PLL লক করা পোর্টকে জোরদার করে
*অব্যাহত…*

প্যারামিটার	টাইপ	অবস্থা	বর্ণনা
			একই বা লক সার্কিট সহনশীলতা মধ্যে. যখন দুটি ঘড়ির সংকেতের মধ্যে পার্থক্য লক সার্কিটের সহনশীলতা অতিক্রম করে, তখন I/O PLL লক হারায়।
refclk1	ইনপুট	ঐচ্ছিক	দ্বিতীয় রেফারেন্স ক্লক সোর্স যা ঘড়ি সুইচওভার বৈশিষ্ট্যের জন্য I/O PLL চালায়।
এক্সটসুইচ	ইনপুট	ঐচ্ছিক	ম্যানুয়ালি ঘড়ি স্যুইচ করার জন্য কমপক্ষে 1টি ঘড়ি চক্রের জন্য এক্সটসুইচ সংকেত কম (0'b3) জাহির করুন৷
সক্রিয়ক্লক	আউটপুট	ঐচ্ছিক	কোন রেফারেন্স ঘড়ির উৎস I/O PLL ব্যবহার করছে তা নির্দেশ করার জন্য আউটপুট সংকেত।
clkbad	আউটপুট	ঐচ্ছিক	আউটপুট সিগন্যাল যা নির্দেশ করে রেফারেন্স ঘড়ির উৎসের অবস্থা ভাল বা খারাপ।
ক্যাসকেড_আউট	আউটপুট	ঐচ্ছিক	আউটপুট সংকেত যা ডাউনস্ট্রিম I/O PLL এ ফিড করে।
adjpllin	ইনপুট	ঐচ্ছিক	ইনপুট সংকেত যা আপস্ট্রিম I/O PLL থেকে ফিড করে।
outclk__[]	আউটপুট	ঐচ্ছিক	I/O PLL থেকে আউটপুট ঘড়ি।

আইওপিএলএল ইন্টেল এফপিজিএ আইপি কোর ইউজার গাইড আর্কাইভস

যদি একটি আইপি কোর সংস্করণ তালিকাভুক্ত না হয়, তবে পূর্ববর্তী আইপি কোর সংস্করণের জন্য ব্যবহারকারীর নির্দেশিকা প্রযোজ্য

আইপি কোর সংস্করণ	ব্যবহারকারীর নির্দেশিকা
17.0	Altera I/O ফেজ-লকড লুপ (Altera IOPLL) আইপি কোর ব্যবহারকারী নির্দেশিকা
16.1	Altera I/O ফেজ-লকড লুপ (Altera IOPLL) আইপি কোর ব্যবহারকারী নির্দেশিকা
16.0	Altera I/O ফেজ-লকড লুপ (Altera IOPLL) আইপি কোর ব্যবহারকারী নির্দেশিকা
15.0	Altera I/O ফেজ-লকড লুপ (Altera IOPLL) আইপি কোর ব্যবহারকারী নির্দেশিকা

আইওপিএলএল ইন্টেল এফপিজিএ আইপি কোর ব্যবহারকারী গাইডের জন্য নথি সংশোধনের ইতিহাস

নথি সংস্করণ	ইন্টেল কোয়ার্টাস® প্রাইম সংস্করণ	পরিবর্তন
2019.06.24	18.1	ডেডিকেটেড ঘড়ি ইনপুট জন্য বিবরণ আপডেট সাধারণ I/O PLL আর্কিটেকচার চিত্র
2019.01.03	18.1	• আপডেট করা হয়েছে PLL LVDS_CLK/LOADEN আউটপুট পোর্টে অ্যাক্সেস প্যারামিটারে আইওপিএলএল আইপি কোর প্যারামিটার - সেটিংস ট্যাব টেবিল • এ zdbfbclk পোর্টের বিবরণ আপডেট করা হয়েছে আইওপিএলএল আইপি কোর পোর্ট টেবিল
2018.09.28	18.1	• এ এক্সটসুইচের জন্য বিবরণ সংশোধন করা হয়েছে আইওপিএলএল আইপি কোর পোর্ট টেবিল • ইন্টেল রিব্র্যান্ডিং অনুসারে নিম্নলিখিত আইপি কোরগুলির নাম পরিবর্তন করা হয়েছে: — Altera IOPLL IP কোরকে IOPLL Intel FPGA IP কোরে পরিবর্তন করা হয়েছে। — Altera PLL Reconfig IP কোর PLL Reconfig Intel FPGA IP কোরে পরিবর্তন করা হয়েছে। — Arria 10 FPLL IP core fPLL Intel Arria 10/Cyclone 10 FPGA IP কোরে পরিবর্তন করা হয়েছে।

তারিখ	সংস্করণ	পরিবর্তন
জুন 2017	2017.06.16	• Intel Cyclone 10 GX ডিভাইসের জন্য সমর্থন যোগ করা হয়েছে। • ইন্টেল হিসাবে পুনরায় ব্র্যান্ড করা হয়েছে।
ডিসেম্বর 2016	2016.12.05	আইপি কোরের প্রথম পোর্টের বিবরণ আপডেট করা হয়েছে।
জুন 2016	2016.06.23	• আপডেট করা আইপি কোর প্যারামিটার - সেটিংস ট্যাব টেবিল। — ম্যানুয়াল ওভাররাইড পরামিতি সহ ম্যানুয়াল সুইচওভার এবং স্বয়ংক্রিয় সুইচওভারের বিবরণ আপডেট করা হয়েছে। ঘড়ির সুইচওভার নিয়ন্ত্রণ সংকেত সক্রিয় কম। — সুইচওভার বিলম্ব পরামিতি জন্য বিবরণ আপডেট করা হয়েছে. • আইপি কোর প্যারামিটারে ডিপিএস কাউন্টার সিলেকশন প্যারামিটারের জন্য সংজ্ঞায়িত এম এবং সি কাউন্টার - ডায়নামিক রিকনফিগারেশন ট্যাব টেবিল। • সাধারণ I/O PLL আর্কিটেকচার ডায়াগ্রামে ঘড়ির সুইচওভার পোর্টের নাম clkswitch থেকে extswitch-এ পরিবর্তিত হয়েছে।
মে 2016	2016.05.02	আপডেট করা আইপি কোর প্যারামিটার – ডাইনামিক রিকনফিগারেশন ট্যাব টেবিল।
মে 2015	2015.05.04	IP কোর প্যারামিটার - সেটিংস ট্যাব টেবিলে PLL LVDS_CLK/LOADEN আউটপুট পোর্ট প্যারামিটারে অ্যাক্সেস সক্ষম করার জন্য বিবরণ আপডেট করা হয়েছে। Arria 10 ডিভাইস অধ্যায়ে I/O এবং হাই স্পিড I/O-এ Altera IOPLL এবং Altera LVDS SERDES IP কোর টেবিলের মধ্যে সিগন্যাল ইন্টারফেসের একটি লিঙ্ক যুক্ত করা হয়েছে।
আগস্ট 2014	2014.08.18	প্রাথমিক মুক্তি।

দলিল/সম্পদ

intel UG-01155 IOPLL FPGA আইপি কোর [পিডিএফ] ব্যবহারকারীর নির্দেশিকা
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP কোর, FPGA IP কোর

তথ্যসূত্র

ব্যবহারকারীর ম্যানুয়াল

intel UG-01155 IOPLL FPGA আইপি কোর

IOPLL Intel® FPGA IP কোর ব্যবহারকারী নির্দেশিকা