intel UG-01155 IOPLL FPGA IP 內核用戶指南

範圍	法律價值	描述
設備系列	英特爾 Arria 10, 英特爾旋風 10 GX	指定設備系列。
成分	—	指定目標設備。
速度等級	—	指定目標設備的速度等級。
鎖相環模式	整數-N 鎖相環	指定用於 IOPLL IP 核心的模式。唯一合法的選擇是整數N PLL。如果您需要小數 PLL，則必須使用 fPLL Intel Arria 10/Cyclone 10 FPGA IP 核心。
參考時鐘頻率	—	指定輸入時脈 refclk 的輸入頻率，以 MHz 為單位。預設值為 100.0兆赫。最小值和最大值取決於所選設備。
啟用鎖定輸出埠	打開或關閉	開啟以啟用鎖定的連接埠。
啟用物理輸出時脈參數	打開或關閉	開啟以輸入物理 PLL 計數器參數，而不是指定所需的輸出時脈頻率。
操作模式	直接的, 外部回饋, 普通的, 來源同步, 零延遲緩衝器，或者 LVDS	指定 PLL 的操作。預設操作是直接的模式。 • 如果您選擇直接的模式下，PLL 最大限度地縮短回授路徑的長度，以在 PLL 輸出處產生盡可能最小的抖動。在此模式下，PLL 不補償任何時脈網路。 • 如果您選擇普通的模式下，PLL 補償時脈輸出所使用的內部時脈網路的延遲。如果 PLL 也用於驅動外部時脈輸出引腳，則輸出引腳上的訊號會發生相應的相移。 • 如果您選擇來源同步模式下，從引腳到 I/O 輸入暫存器的時脈延遲與從引腳到 I/O 輸入暫存器的資料延遲相符。 • 如果您選擇外部回饋模式下，必須將 fbclk 輸入連接埠連接到輸入引腳。板級連接必須連接輸入引腳和外部時脈輸出埠 fboutclk。 fbclk 連接埠與輸入時脈對齊。 • 如果您選擇零延遲緩衝器模式下，PLL 必須提供外部時脈輸出引腳並補償該引腳引入的延遲。在引腳上觀察到的訊號與輸入時脈同步。 PLL 時脈輸出連接到 altbidir 連接埠並驅動 zdbfbclk 作為輸出連接埠。如果 PLL 也驅動內部時脈網絡，則該網路會發生相應的相移。 • 如果您選擇 LVDS 模式下，內部 SERDES 擷取暫存器的接腳保持相同的資料和時脈時序關係。此模式補償 LVDS 時脈網路中的延遲，以及資料引腳和時脈輸入引腳到 SERDES 擷取暫存器路徑之間的延遲。
時鐘數量	1–9	指定 PLL 設計中每個裝置所需的輸出時脈數量。根據所選時脈的數量顯示所需的輸出頻率、相移和占空比設定。
指定 VCO 頻率	打開或關閉	允許您將 VCO 頻率限制為指定值。當為 LVDS 外部模式建立 PLL 或需要特定的動態相移步長時，這非常有用。
*持續…*

範圍	法律價值	描述
壓控振盪器頻率 (1)	—	• 什麼時候啟用物理輸出時脈參數開啟—根據以下值顯示 VCO 頻率參考時鐘頻率, 乘法因子（M-計數器），和除法因子（N 計數器）. • 什麼時候啟用物理輸出時脈參數關閉—允許您指定 VCO 頻率的請求值。預設值為 600.0兆赫.
給出時鐘全域名稱	打開或關閉	允許您重新命名輸出時鐘名稱。
時鐘名稱	—	Synopsis 設計約束 (SDC) 的使用者時脈名稱。
所需頻率	—	指定對應輸出時脈埠 outclk[] 的輸出時脈頻率，單位為 MHz。預設值為 100.0兆赫。最小值和最大值取決於所使用的設備。 PLL 只讀取小數點前六位的數字。
實際頻率	—	讓您從可實現的頻率清單中選擇實際的輸出時脈頻率。預設值是最接近所需頻率的可實現頻率。
相移單元	ps or 度	指定對應輸出時脈埠的相移單位， outclk[]，以皮秒 (ps) 或度為單位。
所需相移	—	指定所請求的相移值。預設值為 0 ps.
實際相移	—	允許您從可實現的相移值清單中選擇實際相移。預設值是最接近所需相移的可實現相移。
所需的工作週期	0.0–100.0	指定佔空比的請求值。預設值為 50.0%.
實際工作週期	—	允許您從可實現的佔空比值清單中選擇實際佔空比。預設值是最接近所需佔空比的可實現佔空比。
乘法因子（M-計數器） (2)	4–511	指定M計數器的乘數。 M計數器的合法範圍是4-511。然而，對最小合法 PFD 頻率和最大合法 VCO 頻率的限制將有效 M 計數器範圍限制為 4–160。
除法因子（N 計數器） (2)	1–511	指定N計數器的分頻係數。 N計數器的合法範圍是1-511。然而，對最小合法 PFD 頻率的限制將 N 計數器的有效範圍限制為 1–80。
除法因子（C 計數器） (2)	1–511	指定輸出時脈（C 計數器）的分頻因子。

僅當關閉啟用物理輸出時脈參數時，此參數才可用。

僅當啟用物理輸出時脈參數開啟時，此參數才可用。

IOPLL IP 核參數 – 設定選項卡

表 2. IOPLL IP 核心參數 – 設定選項卡

範圍	法律價值	描述
PLL 頻寬預設	低的, 中等的，或者高的	指定 PLL 頻寬預設設定。預設選擇是低的.
PLL自動復位	打開或關閉	失鎖時自動重設 PLL。
建立第二個輸入時脈“refclk1”	打開或關閉	開啟以提供連接到 PLL 的備用時鐘，該時鐘可以與原始參考時鐘切換。
第二參考時脈頻率	—	選擇第二個輸入時脈訊號的頻率。預設值為 100.0兆赫。最小值和最大值取決於所使用的設備。
建立一個“active_clk”訊號來指示正在使用的輸入時鐘	打開或關閉	打開以創建 activeclk 輸出。 activeclk 輸出指示 PLL 正在使用的輸入時脈。輸出訊號低電平指示 refclk，輸出訊號高電平指示 refclk1。
為每個輸入時脈建立一個“clkbad”訊號	打開或關閉	開啟以建立兩個 clkbad 輸出，每個輸入時脈一個。輸出訊號低表示時脈正在工作，輸出訊號高表示時脈不工作。
切換模式	自動切換, 手動切換，或者手動切換自動切換	指定設計應用的切換模式。 IP支援三種切換模式： • 如果您選擇自動切換模式下，PLL 電路監視所選的參考時脈。如果一個時鐘停止，電路會在幾個時脈週期內自動切換到備用時鐘，並更新狀態訊號 clkbad 和 activeclk。 • 如果您選擇手動切換模式下，當控制訊號 extswitch 從邏輯高電平變為邏輯低電平，並保持低電平至少三個時脈週期時，輸入時脈切換到另一個時脈。 extswitch 可以從 FPGA 核心邏輯或輸入引腳產生。 • 如果您選擇手動切換自動切換模式下，當 extswitch 訊號為低電位時，它會覆蓋自動開關功能。只要 extswitch 保持低電平，就會阻止進一步的切換操作。要選擇此模式，您的兩個時脈來源必須正在運行，並且兩個時脈的頻率相差不能超過 20%。如果兩個時脈頻率不同，但週期差在 20% 以內，則時脈遺失偵測模組可以偵測到遺失的時脈。 PLL 時脈輸入切換後，PLL 很可能會失鎖，需要時間再次鎖定。
切換延遲	0–7	在切換過程中新增特定量的周期延遲。預設值為 0。
存取 PLL LVDS_CLK/ LOADEN 輸出端口	殘障人士, 啟用 LVDS_CLK/ 載入 0，或者啟用 LVDS_CLK/ 加載 0 & 1	選擇使能 LVDS_CLK/LOADEN 0 or 啟用 LVDS_CLK/ LOADEN 0 和 1 啟用 PLL lvds_clk 或 loaden 輸出埠。如果 PLL 透過外部 PLL 為 LVDS SERDES 模組供電，則啟用此參數。當 I/O PLL outclk 連接埠與 LVDS 連接埠一起使用時，outclk[0..3] 用於 lvds_clk[0,1] 和 loaden[0,1] 端口，outclk4 可用於 coreclk 連接埠。
啟用對 PLL DPA 輸出連接埠的存取	打開或關閉	開啟啟用 PLL DPA 輸出埠。
*持續…*

範圍	法律價值	描述
允許存取 PLL 外部時脈輸出端口	打開或關閉	開啟使能PLL外部時脈輸出埠。
指定將哪個 outclk 用作 extclk_out[0] 來源	C0 – C8	指定用作 extclk_out[0] 來源的 outclk 連接埠。
指定將哪個 outclk 用作 extclk_out[1] 來源	C0 – C8	指定用作 extclk_out[1] 來源的 outclk 連接埠。

級聯選項卡

表 3. IOPLL IP 核心參數 – 級聯選項卡 3

範圍	法律價值	描述
建立“級聯輸出”訊號以與下游 PLL 連接	打開或關閉	開啟以建立cascade_out端口，這表示該PLL是來源並與目標（下游）PLL連接。
指定哪個outclk用作級聯源	0–8	指定級聯源。
建立 adjpllin 或 cclk 訊號以與上游 PLL 連接	打開或關閉	開啟以建立輸入端口，這表示該 PLL 是目標並與來源（上游）PLL 連接。

動態重新配置選項卡

表 4. IOPLL IP 核心參數 – 動態重配置標籤

範圍	法律價值	描述
啟用 PLL 動態重配置	打開或關閉	開啟啟用該 PLL 的動態重配置（與 PLL Reconfig Intel FPGA IP 核結合使用）。
啟用對動態相移連接埠的訪問	打開或關閉	開啟啟用與 PLL 的動態相移介面。
MIF 產生選項 (3)	產生新展會 File, 將配置新增至現有 MIF File，和創建MIF File IP產生期間	創建一個新的 .mif file 包含 I/O PLL 的目前配置，或將此配置新增至現有的 .mif file。您可以使用這個.mif file 在動態重配置期間將 I/O PLL 重新配置為其目前設定。
新MIF之路 file (4)	—	輸入位置並 file 新 .mif 的名稱 file 待創建。
現有 MIF 的路徑 file (5)	—	輸入位置並 file 現有 .mif 的名稱 file 你打算添加到。
*持續…*

僅當啟用 PLL 動態重配置時，此參數才可用。

此參數僅在產生新MIF時可用 File 被選為MIF世代
選項。

範圍	法律價值	描述
為 MIF 流啟用動態相移 (3)	打開或關閉	開啟以儲存 PLL 重配置的動態相移屬性。
DPS 計數器選擇 (6)	C0-C8, 全C, or M	選擇要進行動態相移的計數器。 M 是回授計數器，C 是後縮放計數器。
動態相移數 (6)	1–7	選擇相移增量的數量。單一相移增量的大小等於VCO週期的1/8。預設值為 1.
動態相移方向 (6)	積極的 or 消極的	確定要儲存到 PLL MIF 中的動態相移方向。

僅當將配置新增至現有 MIF 時此參數才可用 File 被選為 MIF 生成選項

IOPLL IP 核參數 – 進階參數選項卡

表 5. IOPLL IP 核心參數 – 進階參數選項卡

範圍	法律價值	描述
進階參數	—	顯示將根據您的輸入實施的實體 PLL 設定表。

功能說明

I/O PLL 是一種頻率控制系統，它透過將自身同步到輸入時脈來產生輸出時脈。 PLL 比較 vol 的輸入訊號和輸出訊號之間的相位差tag然後，電子控制振盪器 (VCO) 執行相位同步，以在輸入或參考訊號的頻率上保持恆定的相位角（鎖定）。系統的同步或負回饋迴路強制 PLL 進行鎖相。
您可以將 PLL 配置為倍頻器、分頻器、解調器、追蹤產生器或時脈恢復電路。您可以使用 PLL 產生穩定的頻率、從雜訊的通訊通道中復原訊號或在整個設計中指派時脈訊號。

PLL 的建置模組

I/O PLL 的主要模組是相位頻率檢測器 (PFD)、電荷泵、環路濾波器、VCO 和計數器，例如反饋計數器 (M)、預縮放計數器 (N) 和後置計數器 (M)。計數器(C)。 PLL 架構取決於您在設計中使用的裝置。

僅當啟用「啟用 MIF 流的動態相移」時，此參數才可用。

典型 I/O PLL 架構

以下術語通常用於描述 PLL 的行為：
PLL 鎖定時間 — 也稱為 PLL 擷取時間。 PLL 鎖定時間是指 PLL 在上電後、編程輸出頻率變更後或 PLL 重設後達到目標頻率和相位關係的時間。注意：仿真軟體不會模擬實際的 PLL 鎖定時間。仿真顯示鎖定時間快得不切實際。有關實際鎖定時間規範，請參閱裝置資料表。
PLL 解析度—PLL VCO 的最小頻率增量值。 M 和 N 計數器中的位數決定 PLL 解析度值。

鎖相環ample 速率—FREFamp在 PLL 中執行相位和頻率校正所需的高頻率。 PLL 的amp速率為fREF/N。

PLL鎖定

PLL 鎖定取決於鑑頻鑑相器中的兩個輸入訊號。鎖定訊號是 PLL 的非同步輸出。閘控鎖定訊號所需的週期數取決於為閘控鎖定電路提供時脈的 PLL 輸入時脈。將 PLL 的最大鎖定時間除以 PLL 輸入時脈的週期，即可計算閘控鎖定訊號所需的時脈週期數。

操作模式

IOPLL IP 核心支援六種不同的時脈回饋模式。每種模式都允許時鐘倍增和分頻、相移和占空比編程。

輸出時鐘

IOPLL IP 核可產生多達 9 個時脈輸出訊號。產生的時脈輸出訊號為核心或核心外部的外部模組提供時脈。

您可以使用重設訊號將輸出時脈值重設為 0 並停用 PLL 輸出時脈。
每個輸出時脈都有一組請求的設置，您可以在其中指定輸出頻率、相移和占空比的所需值。所需設定是您想要在設計中實現的設定。

頻率、相移和占空比的實際值是可在 PLL 電路中實現的最接近的設定（最接近所需設定）。

參考時鐘切換

參考時脈切換功能可讓 PLL 在兩個參考輸入時脈之間切換。使用此功能可實現時脈冗餘，或用於雙時脈域應用（例如係統中）。如果主時鐘停止運行，系統可以開啟冗餘時鐘。
使用參考時脈切換功能，您可以指定第二個輸入時脈的頻率，並選擇切換的模式和延遲。

時鐘遺失偵測和參考時鐘切換塊具有以下功能：

監控參考時鐘狀態。如果參考時鐘故障，時鐘會自動切換到備用時鐘輸入來源。時脈更新 clkbad 和 activeclk 訊號的狀態以警告事件。
在兩個不同頻率之間來回切換參考時鐘。使用extswitch訊號手動控制開關動作。發生切換後，PLL 可能會暫時失鎖並進行計算過程。

PLL 到 PLL 級聯

如果您在設計中級聯 PLL，則源（上游）PLL 必須具有低頻寬設置，而目標（下游）PLL 必須具有高頻寬設定。在級聯期間，來源 PLL 的輸出用作目標 PLL 的參考時脈（輸入）。級聯PLL的頻寬設定必須不同。如果級聯 PLL 的頻寬設定相同，則級聯 PLL 可以 amp消除某些頻率下的相位雜訊。

港口

表 6. IOPLL IP 核端口

範圍	類型	狀態	描述
參考時鐘	輸入	必需的	驅動 I/O PLL 的參考時脈來源。
首先	輸入	必需的	輸出時脈的異步重設連接埠。將此連接埠驅動為高電平可將所有輸出時脈重設為 0 值。
時鐘	輸入	選修的	I/O PLL 的外部回饋輸入埠。當 I/O PLL 工作在外部回饋模式或零延遲緩衝模式時，IOPLL IP 核會建立此連接埠。為了完成回授迴路，板級連接必須連接 fbclk 連接埠和 I/O PLL 的外部時脈輸出連接埠。
時鐘	輸出	選修的	透過類比電路向 fbclk 連接埠供電的連接埠。只有當 I/O PLL 處於外部回饋模式時，fboutclk 連接埠才可用。
資料庫時鐘	雙向	選修的	連接到類比電路的雙向連接埠。此連接埠必須連接到位於 I/O PLL 的正回饋專用輸出引腳上的雙向引腳。僅當 I/O PLL 處於零延遲緩衝模式時，zdbfbclk 連接埠才可用。為避免使用零延遲緩衝模式時的訊號反射，請勿將電路板走線放置在雙向 I/O 接腳上。
鎖定	輸出	選修的	當 PLL 取得鎖定時，IOPLL IP 核將該連接埠驅動為高電位。只要 IOPLL 鎖定，此連接埠就保持高電位。當參考時脈和回授時脈的相位和頻率相同時，I/O PLL 置位鎖定埠。
*持續…*

範圍	類型	狀態	描述
			相同或在鎖定電路容差範圍內。當兩個時脈訊號之間的差異超過鎖定電路容差時，I/O PLL 就會失去鎖定。
參考時鐘1	輸入	選修的	第二個參考時脈來源驅動 I/O PLL 以實現時脈切換功能。
外部開關	輸入	選修的	將 extswitch 訊號置為低電位 (1'b0) 至少 3 個時脈週期，以手動切換時脈。
活動時鐘	輸出	選修的	輸出訊號指示 I/O PLL 使用哪個參考時脈來源。
時鐘壞	輸出	選修的	指示參考時脈源狀態好壞的輸出訊號。
級聯輸出	輸出	選修的	饋送到下游 I/O PLL 的輸出訊號。
調節劑	輸入	選修的	從上游 I/O PLL 饋送的輸入訊號。
輸出時脈_[]	輸出	選修的	來自 I/O PLL 的輸出時脈。

IOPLL Intel FPGA IP 核子用戶指南檔案

如果未列出 IP 核版本，則適用先前 IP 核版本的使用者指南

IP核版本	使用者指南
17.0	Altera I/O 鎖相環 (Altera IOPLL) IP 核心使用者指南
16.1	Altera I/O 鎖相環 (Altera IOPLL) IP 核心使用者指南
16.0	Altera I/O 鎖相環 (Altera IOPLL) IP 核心使用者指南
15.0	Altera I/O 鎖相環 (Altera IOPLL) IP 核心使用者指南

IOPLL Intel FPGA IP 核子用戶指南的文檔修訂歷史

檔案版本	英特爾 Quartus® 黃金版	變化
2019.06.24	18.1	更新了專用時鐘輸入的描述典型 I/O PLL 架構圖表。
2019.01.03	18.1	• 更新了存取 PLL LVDS_CLK/LOADEN 輸出端口中的參數 IOPLL IP 核參數 – 設定選項卡桌子。 • 更新了 zdbfbclk 連接埠的描述 IOPLL IP 核端口桌子。
2018.09.28	18.1	• 更正了 extswitch 中的說明 IOPLL IP 核端口桌子。 • 根據英特爾品牌重塑，重新命名了以下 IP 核心： — 將 Altera IOPLL IP 核心變更為 IOPLL Intel FPGA IP 核心。 — 將 Altera PLL Reconfig IP 核心變更為 PLL Reconfig Intel FPGA IP 核心。 — 將 Arria 10 FPLL IP 核更改為 fPLL Intel Arria 10/Cyclone 10 FPGA IP 核。

日期	版本	變化
2017 年 XNUMX 月	2017.06.16	• 新增了對Intel Cyclone 10 GX 裝置的支援。 • 更名為英特爾。
2016 年 XNUMX 月	2016.12.05	更新了IP核第一個連接埠的描述。
2016 年 XNUMX 月	2016.06.23	• 更新了IP 核參數- 設定選項卡表。 — 更新了手動切換和帶有手動覆蓋參數的自動切換的說明。時脈切換控制訊號低電平有效。 — 更新了切換延遲參數的說明。 • 在IP 核參數-動態重新配置選項卡表中為DPS 計數器選擇參數定義了M 和C 計數器。 • 將典型I/O PLL 架構圖中的時脈切換埠名稱從clkswitch 變更為extswitch。
2016年XNUMX月	2016.05.02	更新了 IP 核參數 – 動態重新配置選項卡表。
2015年XNUMX月	2015.05.04	更新了 IP 核參數 – 設定標籤表中啟用對 PLL LVDS_CLK/LOADEN 輸出連接埠參數的存取的描述。新增了 Arria 10 裝置中的 I/O 和高速 I/O 章節中 Altera IOPLL 和 Altera LVDS SERDES IP 核心之間的訊號介面表的連結。
2014 年 XNUMX 月	2014.08.18	初次發布。

文件/資源

intel UG-01155 IOPLL FPGA IP 核 [pdf] 使用者指南
UG-01155 IOPLL FPGA IP 核, UG-01155, IOPLL FPGA IP 核, FPGA IP 核

參考

使用者手冊

intel UG-01155 IOPLL FPGA IP 核

IOPLL 英特爾® FPGA IP 核子用戶指南