intel UG-01155 IOPLL FPGA IP Core notendahandbók

Styður aðliggjandi PLL (adjpllin) inntak til að tengjast andstreymis PLL í PLL cascading ham.
Myndar frumstillingu minnis File (.mif) og leyfir PLL dynamicVreconfiguration.

Styður PLL dynamic phase shift.

Tengdar upplýsingar

Kynning á Intel FPGA IP kjarna
Veitir frekari upplýsingar um Intel FPGA IP kjarna og færibreyturitlinum.
Notkunarstillingar á blaðsíðu 9

Úttaksklukkur á síðu 10
Tilvísun í klukkuskipti á síðu 10

PLL-til-PLL Cascading á síðu 11
IOPLL Intel FPGA IP Core User Guide Archives á síðu 12

Veitir lista yfir notendahandbækur fyrir fyrri útgáfur af IOPLL Intel FPGA IP kjarnanum.

Fjölskylduaðstoð tækis

IOPLL IP kjarninn styður aðeins Intel Arria 10 og Intel Cyclone 10 GX tækjafjölskyldur.

IOPLL IP kjarnafæribreytur

IOPLL IP kjarna breytur ritstjórinn birtist í PLL flokki IP vörulistans.

Parameter	Lagalegt gildi	Lýsing
Tækjafjölskylda	Intel Arria 10, Intel Cyclone 10 GX	Tilgreinir tækjafjölskylduna.
Hluti	—	Tilgreinir marktækið.
Hraðaeinkunn	—	Tilgreinir hraðaeinkunn fyrir marktækt tæki.
PLL ham	Heiltala-N PLL	Tilgreinir stillinguna sem notuð er fyrir IOPLL IP kjarnann. Eina löglega valið er Heiltala-N PLL. Ef þú þarft hluta PLL verður þú að nota fPLL Intel Arria 10/Cyclone 10 FPGA IP kjarna.
Tilvísunartíðni klukku	—	Tilgreinir inntakstíðni inntaksklukkunnar, refclk, í MHz. Sjálfgefið gildi er 100.0 MHz. Lágmarks- og hámarksgildi eru háð valnu tæki.
Virkja læst úttaksport	Kveikja eða slökkva	Kveiktu á til að virkja læstu tengið.
Virkja færibreytur líkamlegrar úttaksklukku	Kveikja eða slökkva	Kveiktu á til að slá inn líkamlegar PLL teljara færibreytur í stað þess að tilgreina æskilega úttaksklukkutíðni.
Notkunarhamur	beint, ytri endurgjöf, eðlilegt, uppspretta samstilltur, núll delay biðminni, eða lvds	Tilgreinir virkni PLL. Sjálfgefin aðgerð er beint ham. • Ef þú velur beint ham, lágmarkar PLL lengd endurgjafarleiðarinnar til að framleiða minnsta mögulega titr við PLL úttakið. Innri klukka og ytri klukka úttak PLL er fasabreytt með tilliti til PLL klukkuinntaks. Í þessum ham bætir PLL ekki upp fyrir nein klukkukerfi. • Ef þú velur eðlilegt ham, bætir PLL fyrir seinkun innra klukkukerfisins sem klukkuúttakið notar. Ef PLL er einnig notað til að keyra utanaðkomandi klukkuúttakspinna, á sér stað samsvarandi fasabreyting á merkinu á úttakspinnanum. • Ef þú velur uppspretta samstilltur ham, klukkutöfin frá pinna til I/O inntaksskrár samsvarar gagnatöfinni frá pinna til I/O inntaksskrár. • Ef þú velur ytri endurgjöf ham, þú verður að tengja fbclk inntaksportið við inntakspinnann. Tengsla á borði verður að tengja bæði inntakspinnann og ytri klukkuúttakstengi, fboutclk. Fbclk tengið er í takt við inntaksklukkuna. • Ef þú velur núll delay biðminni ham, PLL verður að fæða utanaðkomandi klukku úttak pinna og bæta upp seinkunina kynnt af því pinna. Merkið sem sést á pinnanum er samstillt við inntaksklukkuna. PLL klukkuúttakið tengist altbidir tenginu og rekur zdbfbclk sem úttakstengi. Ef PLL keyrir einnig innra klukkanetið, á sér stað samsvarandi áfangabreyting á því neti. • Ef þú velur lvds stillingu, sama gagna- og klukkutímasetningarsambandi pinnanna á innri SERDES-fangaskránni er viðhaldið. Stillingin bætir tafir á LVDS klukkukerfi, og á milli gagnapinna og klukkuinntakspinna til SERDES-fangaskrárstíganna.
Fjöldi klukka	1–9	Tilgreinir fjölda úttaksklukka sem þarf fyrir hvert tæki í PLL hönnuninni. Umbeðnar stillingar fyrir úttakstíðni, fasaskiptingu og vinnulotu eru sýndar miðað við fjölda valinna klukka.
Tilgreindu VCO tíðni	Kveikja eða slökkva	Gerir þér kleift að takmarka VCO tíðnina við tilgreint gildi. Þetta er gagnlegt þegar búið er til PLL fyrir LVDS utanaðkomandi ham, eða ef óskað er eftir ákveðinni dynamic fasaskiptiþrepstærð.
*áfram…*

Parameter	Lagalegt gildi	Lýsing
VCO tíðni (1)	—	• Hvenær Virkja færibreytur líkamlegrar úttaksklukku er kveikt á — sýnir VCO tíðni byggt á gildum fyrir Tilvísunartíðni klukku, Margföldunarstuðull (M-teljari), og Deilingarstuðull (N-teljari). • Hvenær Virkja færibreytur líkamlegrar úttaksklukku er slökkt — gerir þér kleift að tilgreina umbeðið gildi fyrir VCO tíðnina. Sjálfgefið gildi er 600.0 MHz.
Gefðu klukku alþjóðlegt nafn	Kveikja eða slökkva	Gerir þér kleift að endurnefna heiti úttaksklukkunnar.
Nafn klukku	—	Notandaklukkanafnið fyrir Synopsis Design Constraints (SDC).
Æskileg tíðni	—	Tilgreinir úttaksklukkutíðni samsvarandi úttaksklukkuports, outclk[], í MHz. Sjálfgefið gildi er 100.0 MHz. Lágmarks- og hámarksgildin fara eftir tækinu sem er notað. PLL les aðeins tölurnar í fyrstu sex aukastöfunum.
Raunveruleg tíðni	—	Gerir þér kleift að velja raunverulega úttaksklukkutíðni af lista yfir tíðni sem hægt er að ná. Sjálfgefið gildi er sú tíðni sem næst næst æskilegri tíðni.
Phase Shift einingar	ps or gráður	Tilgreinir fasaskiptiseininguna fyrir samsvarandi úttaksklukku tengi, outclk[], í píkósekúndum (ps) eða gráðum.
Æskileg fasabreyting	—	Tilgreinir umbeðið gildi fyrir fasaskiptingu. Sjálfgefið gildi er 0ps.
Raunveruleg fasabreyting	—	Gerir þér kleift að velja raunverulega fasaskiptingu af lista yfir áfangaskiptigildi sem hægt er að ná. Sjálfgefið gildi er næsta áfangaskipti sem hægt er að ná til æskilegrar fasaskiptingar.
Æskilegur vinnuferill	0.0–100.0	Tilgreinir umbeðið gildi fyrir vinnulotuna. Sjálfgefið gildi er 50.0%.
Raunverulegur vinnuferill	—	Gerir þér kleift að velja raunverulega vinnulotu af lista yfir gildi vinnulotu sem hægt er að ná. Sjálfgefið gildi er sú vinnulota sem næst næst æskilegri vinnulotu.
Margföldunarstuðull (M-teljari) (2)	4–511	Tilgreinir margföldunarstuðul M-teljara. Löglegt svið M teljara er 4–511. Hins vegar takmarka takmarkanir á lágmarks löglegri PFD tíðni og hámarks löglega VCO tíðni virkt M teljarasvið við 4–160.
Deilingarstuðull (N-teljari) (2)	1–511	Tilgreinir deilingarstuðul N-teljarans. Löglegt svið N-teljarans er 1–511. Hins vegar takmarka takmarkanir á lágmarks löglegri PFD tíðni virkt svið N teljara við 1–80.
Deildarstuðull (C-teljari) (2)	1–511	Tilgreinir deilingarstuðul fyrir úttaksklukkuna (C-teljari).

Þessi færibreyta er aðeins tiltæk þegar slökkt er á Virkja líkamlega úttaksklukkubreytur.

Þessi færibreyta er aðeins tiltæk þegar kveikt er á Virkja líkamlega úttaksklukkubreytur.

IOPLL IP kjarnafæribreytur – Stillingarflipi

Tafla 2. IOPLL IP kjarnafæribreytur – Stillingarflipi

Parameter	Lagalegt gildi	Lýsing
PLL bandbreidd forstillt	Lágt, Miðlungs, eða Hátt	Tilgreinir PLL bandbreidd forstillingu. Sjálfgefið val er Lágt.
PLL sjálfvirk endurstilling	Kveikja eða slökkva	Sjálfvirkt endurstillir PLL sjálfkrafa við tap á læsingu.
Búðu til annað inntak clk 'refclk1'	Kveikja eða slökkva	Kveiktu á til að útvega varaklukku sem er tengd við PLL þinn sem getur skipt með upprunalegu viðmiðunarklukkunni þinni.
Önnur viðmiðunartíðni klukku	—	Velur tíðni annars inntaksklukkumerkis. Sjálfgefið gildi er 100.0 MHz. Lágmarks- og hámarksgildi eru háð tækinu sem notað er.
Búðu til 'active_clk' merki til að gefa til kynna inntaksklukkuna sem er í notkun	Kveikja eða slökkva	Kveiktu á til að búa til activeclk úttakið. Activeclk úttakið gefur til kynna inntaksklukkuna sem er í notkun af PLL. Lágt úttaksmerki gefur til kynna refclk og úttaksmerki hátt gefur til kynna refclk1.
Búðu til 'clkbad' merki fyrir hverja inntaksklukku	Kveikja eða slökkva	Kveiktu á til að búa til tvær clkbad úttak, einn fyrir hverja inntaksklukku. Lágt úttaksmerki gefur til kynna að klukkan virkar og úttaksmerki hátt gefur til kynna að klukkan virkar ekki.
Skiptastilling	Sjálfvirk skipti, Handvirk skipti, eða Sjálfvirk skipting með handvirkri yfirstjórn	Tilgreinir skiptastillingu fyrir hönnunarforrit. IP styður þrjár skiptastillingar: • Ef þú velur Sjálfvirk skipti ham, PLL rafrásin fylgist með valinni viðmiðunarklukku. Ef ein klukka stoppar skiptir hringrásin sjálfkrafa yfir í varaklukkuna í nokkrum klukkulotum og uppfærir stöðumerkin, clkbad og activeclk. • Ef þú velur Handvirk skipti ham, þegar stjórnmerkið, extswitch, breytist úr rökfræði háu í rökfræðilega lágt og helst lágt í að minnsta kosti þrjár klukkulotur, skiptir inntaksklukkan yfir í hina klukkuna. Hægt er að búa til extswitch úr FPGA kjarna rökfræði eða inntakspinni. • Ef þú velur Sjálfvirk skipting með handvirkri yfirstjórn ham, þegar extswitch merki er lágt, hnekkir það sjálfvirka rofanum. Svo lengi sem extswitch er lágt, er frekari skiptingaraðgerð læst. Til að velja þessa stillingu verða tveir klukkugjafar þínir að vera í gangi og tíðni klukkanna tveggja getur ekki verið meira en 20% munur. Ef báðar klukkurnar eru ekki á sömu tíðni, en tímabilsmunur þeirra er innan við 20%, getur klukkutapsgreiningarblokkin greint týndu klukkuna. PLL fellur líklega úr lás eftir inntaksskipti á PLL klukku og þarf tíma til að læsa aftur.
Töf við skipti	0–7	Bætir ákveðnu magni af lotuseinkun við skiptiferlið. Sjálfgefið gildi er 0.
Aðgangur að PLL LVDS_CLK/ LOADEN úttakstengi	Öryrkjar, Virkja LVDS_CLK/ HLAÐA 0, eða Virkja LVDS_CLK/ HLAÐA 0 & 1	Veldu Virkjaðu LVDS_CLK/LOADEN 0 or Virkjaðu LVDS_CLK/ LOADEN 0 & 1 til að virkja PLL lvds_clk eða loaden output tengið. Virkjar þessa færibreytu ef PLL gefur LVDS SERDES blokk með ytri PLL. Þegar I/O PLL outclk tengin eru notuð með LVDS tengi eru outclk[0..3] notuð fyrir lvds_clk[0,1] og loaden[0,1] tengi, outclk4 er hægt að nota fyrir coreclk tengi.
Virkjaðu aðgang að PLL DPA úttakstengi	Kveikja eða slökkva	Kveiktu á til að virkja PLL DPA úttakstengi.
*áfram…*

Parameter	Lagalegt gildi	Lýsing
Virkjaðu aðgang að PLL ytri klukkuúttakstengi	Kveikja eða slökkva	Kveiktu á til að virkja PLL ytri klukkuúttakstengi.
Tilgreinir hvaða outclk á að nota sem extclk_out[0] uppspretta	C0 – C8	Tilgreinir outclk tengið sem á að nota sem extclk_out[0] uppspretta.
Tilgreinir hvaða outclk á að nota sem extclk_out[1] uppspretta	C0 – C8	Tilgreinir outclk tengið sem á að nota sem extclk_out[1] uppspretta.

Cascading Tab

Tafla 3. IOPLL IP kjarnafæribreytur – Cascading Tab3

Parameter	Lagalegt gildi	Lýsing
Búðu til „cascade out“ merki til að tengjast niðurstreymis PLL	Kveikja eða slökkva	Kveiktu á til að búa til cascade_out tengið, sem gefur til kynna að þessi PLL sé uppspretta og tengist áfangastað (niðurstreymis) PLL.
Tilgreinir hvaða outclk á að nota sem fossuppsprettu	0–8	Tilgreinir fossuppsprettu.
Búðu til adjpllin eða cclk merki til að tengjast andstreymis PLL	Kveikja eða slökkva	Kveiktu á til að búa til inntaksport, sem gefur til kynna að þessi PLL sé áfangastaður og tengist uppruna (andstreymis) PLL.

Dynamic endurstillingarflipi

Tafla 4. IOPLL IP Core Parameters – Dynamic Reconfiguration Tab

Parameter	Lagalegt gildi	Lýsing
Virkja kraftmikla endurstillingu PLL	Kveikja eða slökkva	Kveiktu á til að virkja kraftmikla endurstillingu þessa PLL (í tengslum við PLL Reconfig Intel FPGA IP kjarna).
Virkjaðu aðgang að kraftmiklum fasaskiptahöfnum	Kveikja eða slökkva	Kveiktu á því að virkja kraftmikið fasaskiptaviðmót við PLL.
MIF kynslóðarvalkostur (3)	Mynda Nýtt MIF File, Bættu stillingum við núverandi MIF File, og Búðu til MIF File meðan á IP kynslóð stendur	Annað hvort búið til nýja .mif file sem inniheldur núverandi stillingu I/O PLL, eða bættu þessari stillingu við núverandi .mif file. Þú getur notað þetta .mif file við kraftmikla endurstillingu til að endurstilla I/O PLL í núverandi stillingar.
Leið að nýjum MIF file (4)	—	Sláðu inn staðsetningu og file nafn hins nýja .mif file að verða til.
Leið að núverandi MIF file (5)	—	Sláðu inn staðsetningu og file nafn núverandi .mif file þú ætlar að bæta við.
*áfram…*

Þessi færibreyta er aðeins tiltæk þegar kveikt er á Virkja kraftmikla endurstillingu á PLL.

Þessi færibreyta er aðeins tiltæk þegar Mynda nýja MIF File er valið sem MIF Generation
Valkostur.

Parameter	Lagalegt gildi	Lýsing
Virkjaðu Dynamic Phase Shift fyrir MIF streymi (3)	Kveikja eða slökkva	Kveiktu á til að geyma kraftmikla fasaskiptingu fyrir PLL endurstillingu.
DPS teljaraval (6)	C0–C8, Allt C, or M	Velur teljarann til að gangast undir kraftmikla fasaskiptingu. M er endurgjöfteljarinn og C er eftirkvarðateljarinn.
Fjöldi kraftmikilla fasabreytinga (6)	1–7	Velur fjölda stigabreytinga. Stærð einfasabreytingar er jöfn 1/8 af VCO tímabilinu. Sjálfgefið gildi er 1.
Dynamic Phase Shift stefna (6)	Jákvæð or Neikvætt	Ákveður kraftmikla fasaskiptistefnu sem á að geyma í PLL MIF.

Þessi færibreyta er aðeins tiltæk þegar stillingum er bætt við núverandi MIF File er valinn sem MIF Generation Option

IOPLL IP kjarnafæribreytur – Ítarlegar færibreytur Flipi

Tafla 5. IOPLL IP Core Parameters – Advanced Parameters Tab

Parameter	Lagalegt gildi	Lýsing
Ítarlegar færibreytur	—	Sýnir töflu yfir líkamlegar PLL stillingar sem verða útfærðar út frá inntakinu þínu.

Virkni lýsing

I/O PLL er tíðnistjórnunarkerfi sem býr til úttaksklukku með því að samstilla sig við inntaksklukku. PLL ber saman fasamuninn á inntaksmerkinu og úttaksmerkinu á rúmmálitage-stýrður oscillator (VCO) og framkvæmir síðan fasasamstillingu til að viðhalda stöðugu fasahorni (lás) á tíðni inntaks- eða viðmiðunarmerkisins. Samstilling eða neikvæð endurgjöf lykkja kerfisins þvingar PLL til að vera fasalæst.
Þú getur stillt PLL sem tíðnimargfaldara, deilir, demodulators, mælingarrafalla eða klukkubatarásir. Þú getur notað PLL til að búa til stöðuga tíðni, endurheimta merki frá hávaðasamri samskiptarás eða dreifa klukkumerkjum um hönnun þína.

Byggingareiningar PLL

Helstu blokkir I/O PLL eru fasatíðniskynjari (PFD), hleðsludæla, lykkjasía, VCO og teljarar, svo sem endurgjöfteljari (M), forkvarðateljari (N) og eftir- mælikvarðateljarar (C). PLL arkitektúrinn fer eftir tækinu sem þú notar í hönnun þinni.

Þessi færibreyta er aðeins tiltæk þegar kveikt er á Virkja kvikan fasaskipti fyrir MIF streymi.

Dæmigert I/O PLL arkitektúr

Eftirfarandi hugtök eru almennt notuð til að lýsa hegðun PLL:
PLL læsingartími—einnig þekktur sem PLL kauptími. PLL læsingartími er tíminn fyrir PLL til að ná marktíðni og fasasambandi eftir virkjun, eftir forritaða úttakstíðnibreytingu eða eftir PLL endurstillingu. Athugið: Hermunarhugbúnaður er ekki fyrirmynd af raunhæfum PLL læsingartíma. Uppgerð sýnir óraunhæfan hraðan læsingartíma. Fyrir raunverulegan læsingartímaforskrift, sjá gagnablað tækisins.
PLL upplausn—lægsta tíðnihækkunargildi PLL VCO. Fjöldi bita í M og N teljara ákvarðar PLL upplausnargildið.
PLL sample rate-the FREF sampling tíðni sem þarf til að framkvæma fasa og tíðni leiðréttingu í PLL. PLL sampLe hlutfall er fREF /N.

PLL læsa

PLL læsingin er háð inntaksmerkjunum tveimur í fasatíðniskynjaranum. Lásmerkið er ósamstilltur útgangur PLLs. Fjöldi lota sem þarf til að hliða læsingarmerkinu fer eftir PLL inntaksklukkunni sem klukkar hliðarlásrásina. Deilið hámarkslæsingartíma PLL með tímabili PLL inntaksklukkunnar til að reikna út fjölda klukkulota sem þarf til að loka læsingarmerkinu.

Aðgerðarstillingar

IOPLL IP kjarninn styður sex mismunandi endurgjöf klukkuhams. Hver stilling gerir klukku margföldun og deilingu, fasaskiptingu og vinnulotuforritun.

Úttaksklukkur

IOPLL IP kjarninn getur framleitt allt að níu klukkuúttaksmerki. Mynduð klukkuúttaksmerki klukka kjarnann eða ytri blokkirnar utan kjarnans.
Þú getur notað endurstillingarmerkið til að endurstilla úttaksklukkugildið á 0 og slökkva á PLL úttaksklukkunum.
Hver úttaksklukka hefur sett af umbeðnum stillingum þar sem þú getur tilgreint æskileg gildi fyrir úttakstíðni, fasaskiptingu og vinnulotu. Stillingar sem óskað er eftir eru þær stillingar sem þú vilt innleiða í hönnun þinni.

Raungildin fyrir tíðni, fasaskipti og vinnulotu eru nánustu stillingar (besta áætlaðar stillingar) sem hægt er að útfæra í PLL hringrásinni.

Tilvísunarklukkuskipti

Viðmiðunarklukkuskiptaeiginleikinn gerir PLL kleift að skipta á milli tveggja viðmiðunarinntaksklukka. Notaðu þennan eiginleika fyrir offramboð klukku, eða fyrir tvíklukku lénsforrit eins og í kerfi. Kerfið getur kveikt á óþarfa klukku ef aðalklukkan hættir að ganga.
Með því að nota viðmiðunarklukkuskiptaeiginleikann geturðu tilgreint tíðni fyrir seinni inntaksklukkuna og valið stillingu og seinkun fyrir skiptingu.

Klukkutapsskynjun og viðmiðunarklukkuskiptablokkin hefur eftirfarandi aðgerðir:

Fylgist með stöðu viðmiðunarklukkunnar. Ef viðmiðunarklukkan bilar, skiptir klukkan sjálfkrafa yfir í inntaksgjafa fyrir varaklukku. Klukkan uppfærir stöðu clkbad og activeclk merkjanna til að láta viðburðinn vita.
Skiptir viðmiðunarklukkunni fram og til baka á milli tveggja mismunandi tíðna. Notaðu extswitch merki til að stjórna rofaaðgerðinni handvirkt. Eftir að skipt er um getur PLL misst lás tímabundið og farið í gegnum útreikningsferlið.

PLL-til-PLL Cascading

Ef þú fellir PLLs í hönnun þinni, verður uppruna (andstreymis) PLL að hafa lágbandbreiddarstillingu, en áfangastaður (niðurstreymis) PLL verður að hafa hábandbreiddarstillingu. Meðan á hlaupi stendur, þjónar framleiðsla uppruna-PLL sem viðmiðunarklukka (inntak) ákvörðunar-PLL. Bandbreiddarstillingar steyptra PLLs verða að vera mismunandi. Ef bandbreiddarstillingar steyptu PLL-tækanna eru þær sömu, geta fossuðu PLL-skjölin amplify fasa hávaða á ákveðnum tíðni.The adjpllin inntak klukka uppspretta er notað fyrir inter-cascading á milli brotna brotna PLLs.

Hafnir

Tafla 6. IOPLL IP kjarnatengi

Parameter	Tegund	Ástand	Lýsing
refclk	Inntak	Áskilið	Viðmiðunarklukkugjafinn sem rekur I/O PLL.
fyrst	Inntak	Áskilið	Ósamstillt endurstillingartengi fyrir úttaksklukkurnar. Keyrðu þessa höfn hátt til að endurstilla allar úttaksklukkur á gildið 0. Þú verður að tengja þetta tengi við notendastýringarmerkið.
fbclk	Inntak	Valfrjálst	Ytri endurgjöf inntaksgátt fyrir I/O PLL. IOPLL IP kjarninn býr til þessa höfn þegar I/O PLL er í ytri endurgjöf eða núll-töf biðminni. Til að ljúka endurgjöfarlykkjunni verður tenging á borði að tengja fbclk tengið og ytri klukkuúttakstengi I/O PLL.
fboutclk	Framleiðsla	Valfrjálst	Gáttin sem nærir fbclk tengið í gegnum hermarásina. fboutclk tengið er aðeins tiltækt ef I/O PLL er í ytri endurgjöf.
zdbfbclk	Tvíátta	Valfrjálst	Tvíátta tengið sem tengist hermarásinni. Þetta tengi verður að tengjast tvíátta pinna sem er settur á jákvæða endurgjöf tileinkaðs úttakspinni I/O PLL. Zdbfbclk tengið er aðeins tiltækt ef I/O PLL er í biðminni með núlltöf. Til að koma í veg fyrir endurspeglun merkis þegar þú notar biðminni með núll-töf, ekki setja borðspor á tvíátta I/O pinna.
læst	Framleiðsla	Valfrjálst	IOPLL IP kjarninn rekur þessa höfn hátt þegar PLL fær læsingu. Gáttin helst hátt svo lengi sem IOPLL er læst. I/O PLL fullyrðir læstu tengið þegar fasar og tíðni viðmiðunarklukkunnar og endurgjafaklukkunnar eru
*áfram…*

Parameter	Tegund	Ástand	Lýsing
			sama eða innan vikmörk lásrásarinnar. Þegar munurinn á klukkumerkjunum tveimur fer yfir umburðarlyndi lásrásarinnar missir I/O PLL læsinguna.
refclk1	Inntak	Valfrjálst	Annar viðmiðunarklukkugjafi sem knýr I/O PLL fyrir klukkuskiptaeiginleikann.
extrofi	Inntak	Valfrjálst	Haltu því fram að extswitch merkið sé lágt (1'b0) í að minnsta kosti 3 klukkulotur til að skipta um klukkuna handvirkt.
virkurclk	Framleiðsla	Valfrjálst	Úttaksmerki til að gefa til kynna hvaða viðmiðunarklukkugjafa er notað af I/O PLL.
klkbad	Framleiðsla	Valfrjálst	Úttaksmerki sem gefur til kynna að stöðu viðmiðunarklukkugjafa sé góð eða slæm.
cascade_out	Framleiðsla	Valfrjálst	Úttaksmerki sem streymir inn í downstream I/O PLL.
adjpllin	Inntak	Valfrjálst	Inntaksmerki sem nærist frá andstreymis I/O PLL.
outclk_[]	Framleiðsla	Valfrjálst	Úttaksklukka frá I/O PLL.

IOPLL Intel FPGA IP Core User Guide Archives

Ef IP kjarnaútgáfa er ekki á listanum gildir notendahandbókin fyrir fyrri IP kjarnaútgáfuna

IP kjarna útgáfa	Notendahandbók
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide

Endurskoðunarferill skjala fyrir IOPLL Intel FPGA IP Core notendahandbók

Skjalaútgáfa	Intel Quartus® Prime útgáfa	Breytingar
2019.06.24	18.1	Uppfærði lýsinguna fyrir sérstaka klukkuinntak í Dæmigert I/O PLL arkitektúr skýringarmynd.
2019.01.03	18.1	• Uppfærði Aðgangur að PLL LVDS_CLK/LOADEN úttakstengi breytu í IOPLL IP kjarnafæribreytur – Stillingarflipi borð. • Uppfærði lýsinguna fyrir zdbfbclk tengið í IOPLL IP kjarnatengi borð.
2018.09.28	18.1	• Leiðrétti lýsinguna fyrir extswitch í IOPLL IP kjarnatengi borð. • Endurnefna eftirfarandi IP-kjarna samkvæmt endurmerkingu Intel: — Breytti Altera IOPLL IP kjarna í IOPLL Intel FPGA IP kjarna. — Breytti Altera PLL Reconfig IP kjarna í PLL Reconfig Intel FPGA IP kjarna. — Breytti Arria 10 FPLL IP kjarna í fPLL Intel Arria 10/Cyclone 10 FPGA IP kjarna.

Dagsetning	Útgáfa	Breytingar
júní 2017	2017.06.16	• Bætt við stuðningi fyrir Intel Cyclone 10 GX tæki. • Endurmerkt sem Intel.
desember 2016	2016.12.05	Uppfærði lýsingu á fyrstu höfn IP kjarnans.
júní 2016	2016.06.23	• Uppfærðar IP kjarnafæribreytur – Stillingarflipatöflu. — Uppfærði lýsinguna fyrir handvirkt skipti og sjálfvirkt skipti með færibreytum fyrir handvirka hnekkingu. Stýrimerkið fyrir klukkuskipti er virkt lágt. — Uppfærði lýsinguna fyrir færibreytu skiptiseinkun. • Skilgreindir M- og C-teljarar fyrir DPS-teljarvalsfæribreytur í IP-kjarnafæribreytum – Dynamic Reconfiguration Tab-töflu. • Breytti heiti klukkuskiptagáttar úr clkswitch í extswitch í dæmigerðri I/O PLL arkitektúr skýringarmynd.
maí 2016	2016.05.02	Uppfærðar IP-kjarnafæribreytur – Tafla með kvikum endurstillingarflipa.
maí 2015	2015.05.04	Uppfærði lýsinguna fyrir Virkja aðgang að PLL LVDS_CLK/LOADEN úttaksportfæribreytu í IP kjarnafæribreytum – Stillingarflipatöflu. Bætti við tengli við Merkjaviðmótið milli Altera IOPLL og Altera LVDS SERDES IP Cores töfluna í I/O og High Speed I/O í Arria 10 Devices kaflanum.
ágúst 2014	2014.08.18	Upphafleg útgáfa.

Skjöl / auðlindir

intel UG-01155 IOPLL FPGA IP kjarna [pdfNotendahandbók
UG-01155 IOPLL FPGA IP kjarna, UG-01155, IOPLL FPGA IP kjarna, FPGA IP kjarna

Heimildir

Notendahandbók

intel UG-01155 IOPLL FPGA IP kjarna

IOPLL Intel® FPGA IP Core notendahandbók