Intel UG-01155 IOPLL FPGA IP Core

Actualitzat per a Intel® Quartus® Prime Design Suite: 18.1

IOPLL Intel® FPGA IP Core Guia d'usuari

El nucli IP IOPLL Intel® FPGA us permet configurar els paràmetres d'Intel Arria® 10 i Intel Cyclone® 10 GX I/O PLL.

El nucli IP IOPLL admet les funcions següents:

• Admet sis modes de retroalimentació de rellotge diferents: directe, retroalimentació externa, normal, font síncrona, buffer de retard zero i mode LVDS.
• Genera fins a nou senyals de sortida de rellotge per als dispositius Intel Arria 10 i Intel CycloneM 10 GX.
• Canvia entre dos rellotges d'entrada de referència.
• Admet l'entrada PLL adjacent (adjpllin) per connectar-se amb un PLL amunt en mode de cascada PLL.
• Genera la inicialització de la memòria File (.mif) i permet la reconfiguració dinàmica de PLL.
• Admet el canvi de fase dinàmic PLL.

Informació relacionada

• Introducció als nuclis IP Intel FPGA
  Proporciona més informació sobre els nuclis IP d'Intel FPGA i l'editor de paràmetres.
• Modes de funcionament a la pàgina 9
• Rellotges de sortida a la pàgina 10
• Consulteu Canvi de rellotge a la pàgina 10
• En cascada de PLL a PLL a la pàgina 11
• Arxius de la Guia d'usuari del nucli IP FPGA d'IOPLL a la pàgina 12

Proporciona una llista de guies d'usuari per a versions anteriors del nucli IP IOPLL Intel FPGA.

Suport familiar de dispositius

El nucli IP IOPLL només admet les famílies de dispositius Intel Arria 10 i Intel Cyclone 10 GX.

Paràmetres bàsics d'IP IOPLL

L'editor de paràmetres bàsics IP IOPLL apareix a la categoria PLL del Catàleg IP.

Paràmetre	Valor legal	Descripció
Família de dispositius	Intel Arria 10, Intel Cyclone 10 GX	Especifica la família de dispositius.
Component	—	Especifica el dispositiu de destinació.
Grau de velocitat	—	Especifica el grau de velocitat per al dispositiu objectiu.
Mode PLL	Enter-N PLL	Especifica el mode utilitzat per al nucli IP IOPLL. L'única selecció legal és PLL enter-N. Si necessiteu un PLL fraccionat, heu d'utilitzar el nucli IP FPGA Intel Arria 10/Cyclone 10 fPLL.
Freqüència de rellotge de referència	—	Especifica la freqüència d'entrada per al rellotge d'entrada, refclk, en MHz. El valor predeterminat és 100.0 MHz. El valor mínim i màxim depèn del dispositiu seleccionat.
Habilita el port de sortida bloquejat	Activa o desactiva	Enceneu per activar el port bloquejat.
Activa els paràmetres físics del rellotge de sortida	Activa o desactiva	Activeu-lo per introduir paràmetres físics del comptador PLL en lloc d'especificar la freqüència de rellotge de sortida desitjada.
Mode d'operació	directe, retroalimentació externa, normal, font síncrona, buffer de retard zero, o lvds	Especifica el funcionament del PLL. L'operació predeterminada és directe mode. • Si seleccioneu el directe mode, el PLL minimitza la longitud del camí de retroalimentació per produir la menor fluctuació possible a la sortida del PLL. Les sortides del rellotge intern i del rellotge extern del PLL es desplacen de fase respecte a l'entrada del rellotge del PLL. En aquest mode, el PLL no compensa cap xarxa de rellotge. • Si seleccioneu el normal mode, el PLL compensa el retard de la xarxa de rellotge interna utilitzada per la sortida del rellotge. Si el PLL també s'utilitza per conduir un pin de sortida de rellotge extern, es produeix un canvi de fase corresponent del senyal al pin de sortida. • Si seleccioneu el font síncrona mode, el retard del rellotge del pin al registre d'entrada d'E/S coincideix amb el retard de dades del pin al registre d'entrada d'E/S. • Si seleccioneu el retroalimentació externa mode, heu de connectar el port d'entrada fbclk a un pin d'entrada. Una connexió a nivell de placa ha de connectar tant el pin d'entrada com el port de sortida del rellotge extern, fboutclk. El port fbclk està alineat amb el rellotge d'entrada. • Si seleccioneu el buffer de retard zero mode, el PLL ha d'alimentar un pin de sortida de rellotge extern i compensar el retard introduït per aquest pin. El senyal observat al pin es sincronitza amb el rellotge d'entrada. La sortida del rellotge PLL es connecta al port altbidir i condueix zdbfbclk com a port de sortida. Si el PLL també controla la xarxa de rellotge interna, es produeix un canvi de fase corresponent d'aquesta xarxa. • Si seleccioneu el lvds mode, es manté la mateixa relació de dades i temporització del rellotge dels pins del registre intern de captura SERDES. El mode compensa els retards a la xarxa de rellotge LVDS i entre el pin de dades i el pin d'entrada del rellotge als camins del registre de captura SERDES.
Nombre de rellotges	1–9	Especifica el nombre de rellotges de sortida necessaris per a cada dispositiu del disseny PLL. Els paràmetres sol·licitats per a la freqüència de sortida, el canvi de fase i el cicle de treball es mostren en funció del nombre de rellotges seleccionats.
Especifiqueu la freqüència VCO	Activa o desactiva	Us permet restringir la freqüència del VCO al valor especificat. Això és útil quan es crea un PLL per al mode extern LVDS o si es desitja una mida de pas de canvi de fase dinàmic específic.
continuat…

Paràmetre	Valor legal	Descripció
Freqüència VCO (1)	—	• Quan Activa els paràmetres físics del rellotge de sortida està activat: mostra la freqüència del VCO en funció dels valors de Freqüència de rellotge de referència, Factor de multiplicació (comptador M), i Factor de divisió (comptador N). • Quan Activa els paràmetres físics del rellotge de sortida està desactivat: us permet especificar el valor sol·licitat per a la freqüència VCO. El valor predeterminat és 600.0 MHz.
Doneu un nom global al rellotge	Activa o desactiva	Us permet canviar el nom del rellotge de sortida.
Nom del rellotge	—	El nom del rellotge de l'usuari per a Synopsis Design Constraints (SDC).
Freqüència desitjada	—	Especifica la freqüència de rellotge de sortida del port de rellotge de sortida corresponent, outclk[], en MHz. El valor predeterminat és 100.0 MHz. Els valors mínims i màxims depenen del dispositiu utilitzat. El PLL només llegeix els nombres dels sis primers decimals.
Freqüència real	—	Us permet seleccionar la freqüència de rellotge de sortida real d'una llista de freqüències possibles. El valor predeterminat és la freqüència més propera possible a la freqüència desitjada.
Unitats de canvi de fase	ps or graus	Especifica la unitat de canvi de fase per al port de rellotge de sortida corresponent, outclk[], en picosegons (ps) o graus.
Canvi de fase desitjat	—	Especifica el valor sol·licitat per al canvi de fase. El valor predeterminat és 0 ps.
Canvi de fase real	—	Us permet seleccionar el canvi de fase real d'una llista de valors de canvi de fase que es poden aconseguir. El valor per defecte és el canvi de fase més proper possible al canvi de fase desitjat.
Cicle de treball desitjat	0.0–100.0	Especifica el valor sol·licitat per al cicle de treball. El valor predeterminat és 50.0%.
Cicle de treball real	—	Us permet seleccionar el cicle de treball real d'una llista de valors de cicle de treball possibles. El valor per defecte és el cicle de treball més proper possible al cicle de treball desitjat.
Factor de multiplicació (comptador M) (2)	4–511	Especifica el factor de multiplicació del comptador M. El rang legal del comptador M és de 4 a 511. Tanmateix, les restriccions sobre la freqüència mínima legal de PFD i la freqüència màxima legal de VCO restringeixen el rang de comptador M efectiu entre 4 i 160.
Factor de divisió (comptador N) (2)	1–511	Especifica el factor de divisió del comptador N. L'interval legal del comptador N és 1–511. Tanmateix, les restriccions a la freqüència mínima legal de PFD restringeixen el rang efectiu del comptador N a 1-80.
Factor de divisió (comptador C) (2)	1–511	Especifica el factor de divisió per al rellotge de sortida (comptador C).

1. Aquest paràmetre només està disponible quan l'activació dels paràmetres del rellotge de sortida físic està desactivada.
2. Aquest paràmetre només està disponible quan l'activació dels paràmetres del rellotge de sortida físic està activada.

Paràmetres bàsics d'IP IOPLL: pestanya Configuració

Taula 2. Paràmetres del nucli IP IOPLL – Pestanya Configuració

Paràmetre	Valor legal	Descripció
Ample de banda predefinit PLL	Baixa, Mitjana, o Alt	Especifica la configuració predeterminada d'amplada de banda PLL. La selecció predeterminada és Baixa.
Reinici automàtic PLL	Activa o desactiva	Reinicia automàticament el PLL quan es perd el bloqueig.
Creeu una segona entrada clk 'refclk1'	Activa o desactiva	Activeu-lo per proporcionar un rellotge de còpia de seguretat adjunt al vostre PLL que pugui canviar amb el vostre rellotge de referència original.
Segona freqüència de rellotge de referència	—	Selecciona la freqüència del segon senyal de rellotge d'entrada. El valor predeterminat és 100.0 MHz. El valor mínim i màxim depèn del dispositiu utilitzat.
Creeu un senyal "active_clk" per indicar el rellotge d'entrada en ús	Activa o desactiva	Enceneu per crear la sortida activeclk. La sortida activeclk indica el rellotge d'entrada que està utilitzant el PLL. El senyal de sortida baix indica refclk i el senyal de sortida alt indica refclk1.
Creeu un senyal "clkbad" per a cadascun dels rellotges d'entrada	Activa o desactiva	Enceneu per crear dues sortides clkbad, una per a cada rellotge d'entrada. El senyal de sortida baix indica que el rellotge funciona i el senyal de sortida alt indica que el rellotge no funciona.
Mode de canvi	Canvi automàtic, Canvi manual, o Canvi automàtic amb anul·lació manual	Especifica el mode de canvi per a l'aplicació de disseny. La IP admet tres modes de canvi: • Si seleccioneu el Canvi automàtic mode, el circuit PLL supervisa el rellotge de referència seleccionat. Si un rellotge s'atura, el circuit canvia automàticament al rellotge de seguretat en uns quants cicles de rellotge i actualitza els senyals d'estat, clkbad i activeclk. • Si seleccioneu el Canvi manual mode, quan el senyal de control, extswitch, canvia d'alta lògica a baixa lògica i es manté baix durant almenys tres cicles de rellotge, el rellotge d'entrada canvia a l'altre rellotge. L'extswitch es pot generar des de la lògica del nucli FPGA o el pin d'entrada. • Si seleccioneu Canvi automàtic amb anul·lació manual mode, quan el senyal d'extswitch és baix, anul·la la funció de commutació automàtica. Mentre l'extswitch es mantingui baix, es bloquejarà l'acció de canvi addicional. Per seleccionar aquest mode, les vostres dues fonts de rellotge han d'estar en funcionament i la freqüència dels dos rellotges no pot variar en més d'un 20%. Si els dos rellotges no estan a la mateixa freqüència, però la seva diferència de període es troba dins del 20%, el bloc de detecció de pèrdua de rellotge pot detectar el rellotge perdut. El PLL probablement es desbloqueja després del canvi d'entrada del rellotge PLL i necessita temps per tornar-se a bloquejar.
Retard de canvi	0–7	Afegeix una quantitat específica de retard de cicle al procés de canvi. El valor per defecte és 0.
Accés al port de sortida PLL LVDS_CLK/ LOADEN	Inhabilitat, Activa LVDS_CLK/ CÀRREGA 0, o Activa LVDS_CLK/ CARREGA 0 i 1	Seleccioneu Activa LVDS_CLK/LOADEN 0 or Activa LVDS_CLK/ LOADEN 0 i 1 per habilitar el PLL lvds_clk o el port de sortida de càrrega. Activa aquest paràmetre en cas que el PLL alimenta un bloc LVDS SERDES amb PLL extern. Quan s'utilitzen els ports outclk PLL d'E/S amb ports LVDS, outclk[0..3] s'utilitzen per als ports lvds_clk[0,1] i loaden[0,1], outclk4 es pot utilitzar per als ports coreclk.
Habiliteu l'accés al port de sortida PLL DPA	Activa o desactiva	Enceneu per habilitar el port de sortida PLL DPA.
continuat…

Paràmetre	Valor legal	Descripció
Habilita l'accés al port de sortida del rellotge extern PLL	Activa o desactiva	Enceneu per habilitar el port de sortida del rellotge extern PLL.
Especifica quina sortida s'utilitzarà com a font extclk_out[0].	C0 – C8	Especifica el port d'outclk que s'utilitzarà com a font extclk_out[0].
Especifica quina sortida s'utilitzarà com a font extclk_out[1].	C0 – C8	Especifica el port d'outclk que s'utilitzarà com a font extclk_out[1].

Pestanya en cascada

Taula 3. Paràmetres del nucli IP IOPLL – Pestanya en cascada3

Paràmetre	Valor legal	Descripció
Creeu un senyal de "sortida en cascada" per connectar-vos amb un PLL aigües avall	Activa o desactiva	Activeu-lo per crear el port cascade_out, que indica que aquest PLL és una font i es connecta amb un PLL de destinació (avall).
Especifica quina sortida s'utilitzarà com a font en cascada	0–8	Especifica la font en cascada.
Creeu un senyal adjpllin o cclk per connectar-vos amb un PLL amunt	Activa o desactiva	Activeu-lo per crear un port d'entrada, que indica que aquest PLL és una destinació i es connecta amb un PLL font (aigües amunt).

Pestanya Reconfiguració dinàmica

Taula 4. Paràmetres del nucli IP IOPLL – Pestanya de reconfiguració dinàmica

Paràmetre	Valor legal	Descripció
Activa la reconfiguració dinàmica de PLL	Activa o desactiva	Activa la reconfiguració dinàmica d'aquest PLL (juntament amb PLL Reconfig Intel FPGA IP core).
Habilita l'accés als ports de canvi de fase dinàmics	Activa o desactiva	Activa la interfície de canvi de fase dinàmic amb el PLL.
Opció de generació de MIF (3)	Generar Nou MIF File, Afegeix la configuració al MIF existent File, i Crear MIF File durant la generació d'IP	Creeu un nou .mif file que contingui la configuració actual del PLL d'E/S o afegiu aquesta configuració a un .mif existent file. Podeu utilitzar aquest .mif file durant la reconfiguració dinàmica per reconfigurar el PLL d'E/S a la seva configuració actual.
Camí cap al nou MIF file (4)	—	Introduïu la ubicació i file nom del nou .mif file per ser creat.
Camí cap al MIF existent file (5)	—	Introduïu la ubicació i file nom del .mif existent file tens la intenció d'afegir-hi.
continuat…

1. Aquest paràmetre només està disponible quan l'activació de la reconfiguració dinàmica de PLL està activada.
2. Aquest paràmetre només està disponible quan es genera un MIF nou File està seleccionat com a generació MIF
   Opció.

   Paràmetre	Valor legal	Descripció
   Activa el canvi de fase dinàmic per a la reproducció en temps real de MIF (3)	Activa o desactiva	Activa per emmagatzemar propietats de canvi de fase dinàmiques per a la reconfiguració de PLL.
   Selecció del comptador DPS (6)	C0–C8, Tot C, or M	Selecciona el comptador per patir un canvi de fase dinàmic. M és el comptador de retroalimentació i C són els comptadors posteriors a l'escala.
   Nombre de canvis de fase dinàmics (6)	1–7	Selecciona el nombre d'increments de canvi de fase. La mida d'un increment de canvi de fase únic és igual a 1/8 del període VCO. El valor predeterminat és 1.
   Direcció de canvi de fase dinàmica (6)	Positiu or Negatiu	Determina la direcció dinàmica del canvi de fase que s'ha d'emmagatzemar al MIF PLL.

3. Aquest paràmetre només està disponible quan Afegeix una configuració al MIF existent File està seleccionat com a opció de generació de MIF

Paràmetres bàsics IP IOPLL: pestanya Paràmetres avançats

Taula 5. Paràmetres bàsics IP IOPLL – Pestanya Paràmetres avançats

Paràmetre	Valor legal	Descripció
Paràmetres avançats	—	Mostra una taula de paràmetres físics de PLL que s'implementaran en funció de la vostra entrada.

Descripció funcional

• Un PLL d'E/S és un sistema de control de freqüència que genera un rellotge de sortida sincronitzant-se amb un rellotge d'entrada. El PLL compara la diferència de fase entre el senyal d'entrada i el senyal de sortida d'un voltagoscil·lador controlat per electrònic (VCO) i després realitza la sincronització de fase per mantenir un angle de fase constant (bloqueig) a la freqüència del senyal d'entrada o de referència. La sincronització o el bucle de retroalimentació negativa del sistema obliga el PLL a bloquejar-se en fase.
• Podeu configurar els PLL com a multiplicadors de freqüència, divisors, demoduladors, generadors de seguiment o circuits de recuperació del rellotge. Podeu utilitzar PLL per generar freqüències estables, recuperar senyals d'un canal de comunicació sorollós o distribuir senyals de rellotge al llarg del vostre disseny.

Elements de construcció d'un PLL

Els blocs principals del PLL d'E/S són el detector de freqüència de fase (PFD), la bomba de càrrega, el filtre de bucle, el VCO i els comptadors, com ara un comptador de retroalimentació (M), un comptador de pre-escala (N) i post- comptadors d'escala (C). L'arquitectura PLL depèn del dispositiu que utilitzeu al vostre disseny.

Aquest paràmetre només està disponible quan l'activació del canvi de fase dinàmic per a la reproducció en temps real MIF està activada.

Arquitectura típica d'E/S PLL

• Els termes següents s'utilitzen habitualment per descriure el comportament d'un PLL:
  Temps de bloqueig de PLL, també conegut com a temps d'adquisició de PLL. El temps de bloqueig del PLL és el temps perquè el PLL assoleixi la freqüència objectiu i la relació de fase després de l'engegada, després d'un canvi de freqüència de sortida programat o després d'un restabliment del PLL. Nota: el programari de simulació no modela un temps de bloqueig PLL realista. La simulació mostra un temps de bloqueig poc realista. Per obtenir l'especificació real del temps de bloqueig, consulteu el full de dades del dispositiu.
• Resolució PLL: el valor mínim d'increment de freqüència d'un VCO PLL. El nombre de bits dels comptadors M i N determina el valor de resolució PLL.
• PLL sample rate—el FREF sampfreqüència necessària per realitzar la correcció de fase i freqüència al PLL. El PLL sampla tarifa és fREF /N.

Bloqueig PLL

El bloqueig PLL depèn dels dos senyals d'entrada del detector de freqüència de fase. El senyal de bloqueig és una sortida asíncrona dels PLL. El nombre de cicles necessaris per activar el senyal de bloqueig depèn del rellotge d'entrada del PLL que controla els circuits de bloqueig. Dividiu el temps màxim de bloqueig del PLL pel període del rellotge d'entrada del PLL per calcular el nombre de cicles de rellotge necessaris per activar el senyal de bloqueig.

Modes de funcionament

El nucli IP IOPLL admet sis modes de retroalimentació de rellotge diferents. Cada mode permet la multiplicació i divisió del rellotge, el canvi de fase i la programació del cicle de treball.

Rellotges de sortida

• El nucli IP IOPLL pot generar fins a nou senyals de sortida de rellotge. Els senyals de sortida del rellotge generats marquen el nucli o els blocs externs fora del nucli.
• Podeu utilitzar el senyal de restabliment per restablir el valor del rellotge de sortida a 0 i desactivar els rellotges de sortida PLL.
• Cada rellotge de sortida té un conjunt de paràmetres sol·licitats on podeu especificar els valors desitjats per a la freqüència de sortida, el canvi de fase i el cicle de treball. Els paràmetres desitjats són els que voleu implementar al vostre disseny.
• Els valors reals per a la freqüència, el canvi de fase i el cicle de treball són els paràmetres més propers (la millor aproximació a la configuració desitjada) que es poden implementar al circuit PLL.

Canvi de rellotge de referència

La funció de canvi de rellotge de referència permet al PLL canviar entre dos rellotges d'entrada de referència. Utilitzeu aquesta funció per a la redundància del rellotge o per a una aplicació de domini de rellotge dual, com ara un sistema. El sistema pot activar un rellotge redundant si el rellotge principal deixa de funcionar.
Mitjançant la funció de canvi de rellotge de referència, podeu especificar la freqüència del segon rellotge d'entrada i seleccionar el mode i el retard per a la commutació.

El bloc de detecció de pèrdua de rellotge i canvi de rellotge de referència té les funcions següents:

• Supervisa l'estat del rellotge de referència. Si el rellotge de referència falla, el rellotge canvia automàticament a una font d'entrada del rellotge de seguretat. El rellotge actualitza l'estat dels senyals clkbad i activeclk per alertar de l'esdeveniment.
• Canvia el rellotge de referència entre dues freqüències diferents. Utilitzeu el senyal d'extswitch per controlar manualment l'acció del commutador. Després d'un canvi, el PLL pot perdre el bloqueig temporalment i passar pel procés de càlcul.

PLL a PLL en cascada

Si poseu PLL en cascada al vostre disseny, el PLL d'origen (amunt) ha de tenir una configuració d'amplada de banda baixa, mentre que el PLL de destinació (avall) ha de tenir una configuració d'amplada de banda alta. Durant la cascada, la sortida del PLL font serveix com a rellotge de referència (entrada) del PLL de destinació. La configuració d'amplada de banda dels PLL en cascada ha de ser diferent. Si els paràmetres d'amplada de banda dels PLL en cascada són els mateixos, és possible que els PLL en cascada amplify el soroll de fase a determinades freqüències. La font de rellotge d'entrada adjpllin s'utilitza per a la inter-cascada entre PLL fraccionaris fracturables.

Ports

Taula 6. Ports del nucli IP IOPLL

Paràmetre	Tipus	Condició	Descripció
refclk	Entrada	Obligatori	La font del rellotge de referència que condueix el PLL d'E/S.
primer	Entrada	Obligatori	El port de restabliment asíncron per als rellotges de sortida. Conduïu aquest port alt per restablir tots els rellotges de sortida al valor de 0. Heu de connectar aquest port al senyal de control de l'usuari.
fbclk	Entrada	Opcional	El port d'entrada de retroalimentació externa per al PLL d'E/S. El nucli IP IOPLL crea aquest port quan el PLL d'E/S funciona en mode de retroalimentació externa o en mode de memòria intermèdia amb retard zero. Per completar el bucle de retroalimentació, una connexió a nivell de placa ha de connectar el port fbclk i el port de sortida del rellotge extern del PLL d'E/S.
fboutclk	Sortida	Opcional	El port que alimenta el port fbclk a través dels circuits mímics. El port fboutclk només està disponible si el PLL d'E/S està en mode de retroalimentació externa.
zdbfbclk	Bidireccional	Opcional	El port bidireccional que es connecta als circuits mímics. Aquest port s'ha de connectar a un pin bidireccional que es col·loca al pin de sortida dedicat de retroalimentació positiva del PLL d'E/S. El port zdbfbclk només està disponible si el PLL d'E/S està en mode de memòria intermèdia amb retard zero. Per evitar la reflexió del senyal quan utilitzeu el mode de memòria intermèdia amb retard zero, no col·loqueu traces de la placa al pin d'E/S bidireccional.
tancat	Sortida	Opcional	El nucli IP IOPLL impulsa aquest port alt quan el PLL adquireix bloqueig. El port roman alt mentre l'IOPLL estigui bloquejat. El PLL d'E/S afirma el port bloquejat quan les fases i freqüències del rellotge de referència i el rellotge de retroalimentació són les
continuat…

Paràmetre	Tipus	Condició	Descripció
			mateix o dins de la tolerància del circuit de bloqueig. Quan la diferència entre els dos senyals de rellotge supera la tolerància del circuit de bloqueig, el PLL d'E/S perd el bloqueig.
refclk1	Entrada	Opcional	Segona font de rellotge de referència que impulsa el PLL d'E/S per a la funció de canvi de rellotge.
interruptor d'extensió	Entrada	Opcional	Assegureu-vos que el senyal del commutador d'extensió baixa (1'b0) durant almenys 3 cicles de rellotge per canviar manualment el rellotge.
activeclk	Sortida	Opcional	Senyal de sortida per indicar quina font de rellotge de referència utilitza el PLL d'E/S.
clkbad	Sortida	Opcional	Senyal de sortida que indica que l'estat de la font del rellotge de referència és bo o dolent.
sortida en cascada	Sortida	Opcional	Senyal de sortida que s'alimenta al PLL d'E/S aigües avall.
adjpllin	Entrada	Opcional	Senyal d'entrada que s'alimenta des del PLL d'E/S amunt.
outclk_[]	Sortida	Opcional	Rellotge de sortida del PLL d'E/S.

Arxius de la Guia de l'usuari de IOPLL Intel FPGA IP Core

Si no apareix una versió bàsica d'IP, s'aplica la guia d'usuari de la versió bàsica d'IP anterior

Versió IP Core	Guia d'usuari
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) Guia d'usuari bàsica d'IP
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) Guia d'usuari bàsica d'IP
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) Guia d'usuari bàsica d'IP
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) Guia d'usuari bàsica d'IP

Historial de revisions de documents per a la Guia d'usuari del nucli IP FPGA d'IOPLL

Versió del document	Intel Quartus® Versió Prime	Canvis
2019.06.24	18.1	S'ha actualitzat la descripció de les entrades de rellotge dedicades al fitxer Arquitectura típica d'E/S PLL diagrama.
2019.01.03	18.1	• S'ha actualitzat el Accés al port de sortida PLL LVDS_CLK/LOADEN paràmetre a Paràmetres bàsics d'IP IOPLL: pestanya Configuració taula. • S'ha actualitzat la descripció del port zdbfbclk al fitxer Ports bàsics IP IOPLL taula.
2018.09.28	18.1	• S'ha corregit la descripció de l'extswitch al Ports bàsics IP IOPLL taula. • S'han canviat el nom dels nuclis IP següents segons el canvi de marca d'Intel: — S'ha canviat el nucli IP Altera IOPLL al nucli IP IOPLL Intel FPGA. — S'ha canviat el nucli IP d'Altera PLL Reconfig a PLL Reconfig Intel FPGA IP core. — S'ha canviat el nucli IP Arria 10 FPLL al nucli IP fPLL Intel Arria 10/Cyclone 10 FPGA.

Data	Versió	Canvis
Juny 2017	2017.06.16	• S'ha afegit suport per a dispositius Intel Cyclone 10 GX. • Rebrandat com a Intel.
desembre 2016	2016.12.05	S'ha actualitzat la descripció del primer port del nucli IP.
Juny 2016	2016.06.23	• Paràmetres bàsics d'IP actualitzats: taula de la pestanya Configuració. — S'ha actualitzat la descripció de la commutació manual i la commutació automàtica amb els paràmetres d'anul·lació manual. El senyal de control de canvi de rellotge està actiu baix. — S'ha actualitzat la descripció del paràmetre de retard de commutació. • Comptadors M i C definits per al paràmetre de selecció de comptadors DPS a la taula Paràmetres bàsics d'IP – Taula de la pestanya de reconfiguració dinàmica. • S'ha canviat el nom del port de commutació del rellotge de clkswitch a extswitch al diagrama d'arquitectura PLL d'E/S típica.
maig de 2016	2016.05.02	Paràmetres bàsics d'IP actualitzats: taula de la pestanya de reconfiguració dinàmica.
maig de 2015	2015.05.04	S'ha actualitzat la descripció del paràmetre Habilita l'accés al port de sortida de PLL LVDS_CLK/LOADEN a la taula de la pestanya Paràmetres bàsics d'IP - Configuració. S'ha afegit un enllaç a la taula Interfície de senyal entre Altera IOPLL i Altera LVDS SERDES IP Cores al capítol E/S i E/S d'alta velocitat al capítol Dispositius Arria 10.
Agost 2014	2014.08.18	Alliberament inicial.

Documents/Recursos

Intel UG-01155 IOPLL FPGA IP Core [pdfGuia de l'usuari UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Referències

• Manual d'usuari