इंटेल यूजी-01155 आईओपीएलएल एफपीजीए आईपी कोर यूजर गाइड

अंतर्वस्तु छिपाना

1 इंटेल यूजी-01155 आईओपीएलएल एफपीजीए आईपी कोर

2 IOPLL Intel® FPGA IP कोर उपयोगकर्ता मार्गदर्शिका

3 IOPLL आईपी कोर पैरामीटर्स - सेटिंग्स टैब

4 कैस्केडिंग टैब

5 कार्यात्मक विवरण

6 एक PLL के बिल्डिंग ब्लॉक्स

इंटेल यूजी-01155 आईओपीएलएल एफपीजीए आईपी कोर

Intel® Quartus® Prime Design Suite के लिए अपडेट किया गया: 18.1

IOPLL Intel® FPGA IP कोर उपयोगकर्ता मार्गदर्शिका

IOPLL Intel® FPGA IP कोर आपको Intel Arria® 10 और Intel Cyclone® 10 GX I/O PLL की सेटिंग कॉन्फ़िगर करने की अनुमति देता है।

IOPLL IP कोर निम्नलिखित विशेषताओं का समर्थन करता है:

छह अलग-अलग घड़ी प्रतिक्रिया मोड का समर्थन करता है: प्रत्यक्ष, बाहरी प्रतिक्रिया, सामान्य, स्रोत तुल्यकालिक, शून्य विलंब बफर और एलवीडीएस मोड।
Intel Arria 10 और Intel CycloneM 10 GX उपकरणों के लिए नौ क्लॉक आउटपुट सिग्नल उत्पन्न करता है।

दो संदर्भ इनपुट घड़ियों के बीच स्विच करता है।
PLL कैस्केडिंग मोड में अपस्ट्रीम PLL के साथ जुड़ने के लिए सन्निकट PLL (adjpllin) इनपुट का समर्थन करता है।
मेमोरी इनिशियलाइज़ेशन उत्पन्न करता है File (.mif) और PLL डायनेमिकVreconfiguration की अनुमति देता है।

पीएलएल डायनेमिक फेज शिफ्ट का समर्थन करता है।

संबंधित जानकारी

इंटेल एफपीजीए आईपी कोर का परिचय
Intel FPGA IP कोर और पैरामीटर संपादक के बारे में अधिक जानकारी प्रदान करता है।
पेज 9 पर ऑपरेशन मोड
पृष्ठ 10 पर आउटपुट क्लॉक
पृष्ठ 10 पर संदर्भ क्लॉक स्विचओवर
पृष्ठ 11 पर पीएलएल-टू-पीएलएल कैस्केडिंग
IOPLL Intel FPGA IP कोर यूजर गाइड आर्काइव्स पेज 12 पर

IOPLL Intel FPGA IP कोर के पिछले संस्करणों के लिए उपयोगकर्ता गाइड की एक सूची प्रदान करता है।

डिवाइस परिवार का समर्थन

IOPLL IP कोर केवल Intel Arria 10 और Intel Cyclone 10 GX डिवाइस परिवारों का समर्थन करता है।

IOPLL आईपी कोर पैरामीटर्स

IOPLL IP कोर पैरामीटर संपादक IP कैटलॉग की PLL श्रेणी में दिखाई देता है।

पैरामीटर	कानूनी मूल्य	विवरण
डिवाइस परिवार	इंटेल एरिया 10, इंटेल चक्रवात 10 जीएक्स	डिवाइस परिवार निर्दिष्ट करता है।
अवयव	—	लक्षित डिवाइस निर्दिष्ट करता है।
स्पीड ग्रेड	—	लक्षित डिवाइस के लिए गति ग्रेड निर्दिष्ट करता है।
पीएलएल मोड	पूर्णांक-एन पीएलएल	IOPLL IP कोर के लिए उपयोग किए जाने वाले मोड को निर्दिष्ट करता है। एकमात्र कानूनी चयन है पूर्णांक-एन PLL. यदि आपको भिन्नात्मक PLL की आवश्यकता है, तो आपको fPLL Intel Arria 10/Cyclone 10 FPGA IP कोर का उपयोग करना चाहिए।
संदर्भ घड़ी आवृत्ति	—	मेगाहर्ट्ज में इनपुट घड़ी, refclk के लिए इनपुट आवृत्ति निर्दिष्ट करता है। डिफ़ॉल्ट मान है 100.0 मेगाहर्ट्ज. न्यूनतम और अधिकतम मूल्य चयनित डिवाइस पर निर्भर है।
लॉक किए गए आउटपुट पोर्ट को सक्षम करें	चालू करें या बंद करें	बंद पोर्ट को सक्षम करने के लिए चालू करें।
भौतिक आउटपुट क्लॉक पैरामीटर सक्षम करें	चालू करें या बंद करें	वांछित आउटपुट घड़ी आवृत्ति निर्दिष्ट करने के बजाय भौतिक पीएलएल काउंटर पैरामीटर दर्ज करने के लिए चालू करें।
ऑपरेशन मोड	प्रत्यक्ष, बाहरी प्रतिक्रिया, सामान्य, स्रोत तुल्यकालिक, शून्य विलंब बफर, या एलवीडीएस	PLL के संचालन को निर्दिष्ट करता है। डिफ़ॉल्ट ऑपरेशन है प्रत्यक्ष तरीका। • यदि आप चुनते हैं प्रत्यक्ष मोड, पीएलएल पीएलएल आउटपुट पर सबसे छोटा संभव जिटर उत्पन्न करने के लिए फीडबैक पथ की लंबाई को कम करता है। पीएलएल के आंतरिक घड़ी और बाहरी घड़ी आउटपुट पीएलएल घड़ी इनपुट के संबंध में चरण-स्थानांतरित होते हैं। इस मोड में, PLL किसी भी क्लॉक नेटवर्क के लिए क्षतिपूर्ति नहीं करता है। • यदि आप चुनते हैं सामान्य मोड, पीएलएल घड़ी आउटपुट द्वारा उपयोग किए जाने वाले आंतरिक घड़ी नेटवर्क की देरी के लिए क्षतिपूर्ति करता है। यदि PLL का उपयोग बाहरी क्लॉक आउटपुट पिन को चलाने के लिए भी किया जाता है, तो आउटपुट पिन पर सिग्नल का एक संबंधित फेज शिफ्ट होता है। • यदि आप चुनते हैं स्रोत तुल्यकालिक मोड, पिन से I/O इनपुट रजिस्टर में घड़ी की देरी पिन से I/O इनपुट रजिस्टर में डेटा देरी से मेल खाती है। • यदि आप चुनते हैं बाहरी प्रतिक्रिया मोड में, आपको fbclk इनपुट पोर्ट को इनपुट पिन से कनेक्ट करना होगा। एक बोर्ड-स्तरीय कनेक्शन को इनपुट पिन और बाहरी क्लॉक आउटपुट पोर्ट, fboutclk दोनों को कनेक्ट करना चाहिए। fbclk पोर्ट को इनपुट क्लॉक के साथ संरेखित किया गया है। • यदि आप चुनते हैं शून्य विलंब बफर मोड में, PLL को एक बाहरी क्लॉक आउटपुट पिन फीड करना चाहिए और उस पिन द्वारा शुरू की गई देरी के लिए क्षतिपूर्ति करनी चाहिए। पिन पर देखा गया सिग्नल इनपुट क्लॉक के साथ सिंक्रोनाइज़ होता है। PLL क्लॉक आउटपुट altbidir पोर्ट से कनेक्ट होता है और zdbfbclk को आउटपुट पोर्ट के रूप में चलाता है। यदि PLL आंतरिक क्लॉक नेटवर्क को भी चलाता है, तो उस नेटवर्क का एक संबंधित फेज शिफ्ट होता है। • यदि आप चुनते हैं एलवीडीएस मोड, आंतरिक SERDES कैप्चर रजिस्टर में पिनों के समान डेटा और क्लॉक टाइमिंग संबंध को बनाए रखा जाता है। मोड LVDS क्लॉक नेटवर्क में देरी के लिए क्षतिपूर्ति करता है, और डेटा पिन और क्लॉक इनपुट पिन के बीच SERDES कैप्चर रजिस्टर पथों के लिए।
घड़ियों की संख्या	1–9	PLL डिज़ाइन में प्रत्येक डिवाइस के लिए आवश्यक आउटपुट क्लॉक की संख्या निर्दिष्ट करता है। चयनित घड़ियों की संख्या के आधार पर आउटपुट फ्रीक्वेंसी, फेज शिफ्ट और ड्यूटी चक्र के लिए अनुरोधित सेटिंग्स दिखाई जाती हैं।
VCO आवृत्ति निर्दिष्ट करें	चालू करें या बंद करें	आपको वीसीओ आवृत्ति को निर्दिष्ट मान तक सीमित करने की अनुमति देता है। एलवीडीएस बाहरी मोड के लिए पीएलएल बनाते समय या एक विशिष्ट गतिशील चरण शिफ्ट चरण आकार वांछित होने पर यह उपयोगी होता है।
*जारी…*

पैरामीटर	कानूनी मूल्य	विवरण
वीसीओ आवृत्ति (1)	—	• कब भौतिक आउटपुट क्लॉक पैरामीटर सक्षम करें चालू है— के लिए मानों के आधार पर VCO आवृत्ति प्रदर्शित करता है संदर्भ घड़ी आवृत्ति, गुणन कारक (एम-काउंटर), और डिवाइड फैक्टर (एन-काउंटर). • कब भौतिक आउटपुट क्लॉक पैरामीटर सक्षम करें बंद है— आपको VCO आवृत्ति के लिए अनुरोधित मान निर्दिष्ट करने की अनुमति देता है। डिफ़ॉल्ट मान है 600.0 मेगाहर्ट्ज.
घड़ी को वैश्विक नाम दें	चालू करें या बंद करें	आपको आउटपुट घड़ी का नाम बदलने की अनुमति देता है।
घड़ी का नाम	—	Synopsis Design Constraints (SDC) के लिए उपयोगकर्ता घड़ी का नाम।
वांछित आवृत्ति	—	संबंधित आउटपुट क्लॉक पोर्ट की आउटपुट क्लॉक फ्रीक्वेंसी निर्दिष्ट करता है, outclk[], मेगाहर्ट्ज में। डिफ़ॉल्ट मान है 100.0 मेगाहर्ट्ज. न्यूनतम और अधिकतम मान उपयोग किए गए डिवाइस पर निर्भर करते हैं। PLL केवल पहले छह दशमलव स्थानों के अंकों को पढ़ता है।
वास्तविक आवृत्ति	—	आपको प्राप्त करने योग्य आवृत्तियों की सूची से वास्तविक आउटपुट घड़ी आवृत्ति का चयन करने की अनुमति देता है। डिफ़ॉल्ट मान वांछित आवृत्ति के निकटतम प्राप्त करने योग्य आवृत्ति है।
चरण शिफ्ट इकाइयां	ps or डिग्री	संबंधित आउटपुट क्लॉक पोर्ट के लिए फेज शिफ्ट यूनिट निर्दिष्ट करता है, outclk[], पिकोसेकंड (पीएस) या डिग्री में।
वांछित चरण शिफ्ट	—	चरण बदलाव के लिए अनुरोधित मान निर्दिष्ट करता है। डिफ़ॉल्ट मान है 0 पीएस.
वास्तविक चरण बदलाव	—	प्राप्त करने योग्य फेज शिफ्ट मानों की सूची से आपको वास्तविक फेज शिफ्ट का चयन करने की अनुमति देता है। डिफ़ॉल्ट मान वांछित चरण बदलाव के निकटतम प्राप्त करने योग्य चरण बदलाव है।
वांछित कर्तव्य चक्र	0.0–100.0	कर्तव्य चक्र के लिए अनुरोधित मूल्य निर्दिष्ट करता है। डिफ़ॉल्ट मान है 50.0%.
वास्तविक कर्तव्य चक्र	—	आपको प्राप्त करने योग्य कर्तव्य चक्र मूल्यों की सूची से वास्तविक कर्तव्य चक्र का चयन करने की अनुमति देता है। डिफ़ॉल्ट मान वांछित कर्तव्य चक्र के निकटतम प्राप्त करने योग्य कर्तव्य चक्र है।
गुणन कारक (एम-काउंटर) (2)	4–511	एम-काउंटर के गुणा कारक को निर्दिष्ट करता है। एम काउंटर की कानूनी सीमा 4-511 है। हालांकि, न्यूनतम कानूनी पीएफडी आवृत्ति और अधिकतम कानूनी वीसीओ आवृत्ति पर प्रतिबंध प्रभावी एम काउंटर रेंज को 4-160 तक सीमित करता है।
डिवाइड फैक्टर (एन-काउंटर) (2)	1–511	एन-काउंटर के विभाजन कारक को निर्दिष्ट करता है। एन काउंटर की कानूनी सीमा 1-511 है। हालांकि, न्यूनतम कानूनी पीएफडी आवृत्ति पर प्रतिबंध एन काउंटर की प्रभावी सीमा को 1-80 तक सीमित करता है।
डिवाइड फैक्टर (सी-काउंटर) (2)	1–511	आउटपुट क्लॉक (सी-काउंटर) के लिए डिवाइड फैक्टर निर्दिष्ट करता है।

यह पैरामीटर केवल तभी उपलब्ध होता है जब भौतिक आउटपुट घड़ी पैरामीटर सक्षम करें बंद हो।

यह पैरामीटर केवल तभी उपलब्ध होता है जब भौतिक आउटपुट क्लॉक पैरामीटर सक्षम करें चालू हो।

IOPLL आईपी कोर पैरामीटर्स - सेटिंग्स टैब

तालिका 2. IOPLL आईपी कोर पैरामीटर्स - सेटिंग्स टैब

पैरामीटर	कानूनी मूल्य	विवरण
पीएलएल बैंडविड्थ प्रीसेट	कम, मध्यम, या उच्च	PLL बैंडविड्थ प्रीसेट सेटिंग निर्दिष्ट करता है। डिफ़ॉल्ट चयन है कम.
पीएलएल ऑटो रीसेट	चालू करें या बंद करें	लॉक के खो जाने पर स्वचालित रूप से PLL को सेल्फ-रीसेट करता है।
दूसरा इनपुट clk 'refclk1' बनाएँ	चालू करें या बंद करें	अपने PLL से जुड़ी एक बैकअप घड़ी प्रदान करने के लिए चालू करें जो आपकी मूल संदर्भ घड़ी के साथ स्विच कर सके।
दूसरी संदर्भ घड़ी आवृत्ति	—	दूसरे इनपुट क्लॉक सिग्नल की आवृत्ति का चयन करता है। डिफ़ॉल्ट मान है 100.0 मेगाहर्ट्ज. न्यूनतम और अधिकतम मूल्य प्रयुक्त डिवाइस पर निर्भर है।
उपयोग में आने वाली इनपुट घड़ी को इंगित करने के लिए 'active_clk' सिग्नल बनाएं	चालू करें या बंद करें	सक्रियक्लक आउटपुट बनाने के लिए चालू करें। एक्टिवक्लक आउटपुट इनपुट घड़ी को इंगित करता है जो पीएलएल द्वारा उपयोग में है। आउटपुट सिग्नल कम refclk इंगित करता है और आउटपुट सिग्नल उच्च refclk1 इंगित करता है।
प्रत्येक इनपुट क्लॉक के लिए 'clkbad' सिग्नल बनाएं	चालू करें या बंद करें	दो clkbad आउटपुट बनाने के लिए चालू करें, प्रत्येक इनपुट क्लॉक के लिए एक। आउटपुट सिग्नल कम इंगित करता है कि घड़ी काम कर रही है और आउटपुट सिग्नल उच्च इंगित करता है कि घड़ी काम नहीं कर रही है।
स्विचओवर मोड	स्वचालित स्विचओवर, मैनुअल स्विचओवर, या मैनुअल ओवरराइड के साथ स्वचालित स्विचओवर	डिज़ाइन एप्लिकेशन के लिए स्विचओवर मोड निर्दिष्ट करता है। IP तीन स्विचओवर मोड का समर्थन करता है: • यदि आप चुनते हैं स्वचालित स्विचओवर मोड, PLL सर्किट्री चयनित संदर्भ घड़ी पर नज़र रखता है। यदि एक घड़ी बंद हो जाती है, तो सर्किट स्वचालित रूप से कुछ घड़ी चक्रों में बैकअप घड़ी पर स्विच करता है और स्थिति संकेतों, clkbad और activeclk को अपडेट करता है। • यदि आप चुनते हैं मैनुअल स्विचओवर मोड, जब कंट्रोल सिग्नल, एक्सटस्विच, लॉजिक हाई से लॉजिक लो में बदलता है, और कम से कम तीन क्लॉक साइकिल के लिए लो रहता है, तो इनपुट क्लॉक दूसरी क्लॉक पर स्विच हो जाती है। एक्सटस्विच को FPGA कोर लॉजिक या इनपुट पिन से उत्पन्न किया जा सकता है। • यदि आप चुनते हैं मैनुअल ओवरराइड के साथ स्वचालित स्विचओवर मोड, जब एक्सटस्विच सिग्नल कम होता है, तो यह स्वचालित स्विच फ़ंक्शन को ओवरराइड करता है। जब तक एक्सटस्विच कम रहता है, आगे की स्विचओवर कार्रवाई अवरुद्ध हो जाती है। इस मोड का चयन करने के लिए, आपके दो घड़ी स्रोत चालू होने चाहिए और दो घड़ियों की आवृत्ति में 20% से अधिक का अंतर नहीं हो सकता। यदि दोनों घड़ियाँ एक ही आवृत्ति पर नहीं हैं, लेकिन उनकी अवधि का अंतर 20% के भीतर है, तो क्लॉक लॉस डिटेक्शन ब्लॉक खोई हुई घड़ी का पता लगा सकता है। पीएलएल क्लॉक इनपुट स्विचओवर के बाद पीएलएल सबसे अधिक संभावना लॉक से बाहर हो जाता है और फिर से लॉक करने के लिए समय की आवश्यकता होती है।
स्विचओवर विलंब	0–7	स्विचओवर प्रक्रिया में एक विशिष्ट मात्रा में चक्र विलंब जोड़ता है। डिफॉल्यू मूल्य शून्य है।
PLL LVDS_CLK/ LOADEN आउटपुट पोर्ट तक पहुंच	अक्षम, LVDS_CLK/ सक्षम करें लोड 0, या LVDS_CLK/ सक्षम करें लोड 0 और 1	चुनना LVDS_CLK/LOADEN 0 सक्षम करें or LVDS_CLK/ LOADEN 0 और 1 को सक्षम करें PLL lvds_clk या लोडन आउटपुट पोर्ट को सक्षम करने के लिए। PLL बाहरी PLL के साथ LVDS SERDES ब्लॉक को फीड करने की स्थिति में इस पैरामीटर को सक्षम करता है। LVDS पोर्ट के साथ I/O PLL आउटक्लक पोर्ट का उपयोग करते समय, outclk [0..3] का उपयोग lvds_clk [0,1] और लोडन [0,1] पोर्ट के लिए किया जाता है, outclk4 का उपयोग coreclk पोर्ट के लिए किया जा सकता है।
PLL DPA आउटपुट पोर्ट तक पहुंच सक्षम करें	चालू करें या बंद करें	PLL DPA आउटपुट पोर्ट को सक्षम करने के लिए चालू करें।
*जारी…*

पैरामीटर	कानूनी मूल्य	विवरण
PLL बाहरी क्लॉक आउटपुट पोर्ट तक पहुंच सक्षम करें	चालू करें या बंद करें	PLL बाहरी क्लॉक आउटपुट पोर्ट को सक्षम करने के लिए चालू करें।
निर्दिष्ट करता है कि कौन सा आउटक्लक extclk_out[0] स्रोत के रूप में उपयोग किया जाना है	C0 – C8	Extclk_out[0] स्रोत के रूप में उपयोग किए जाने वाले outclk पोर्ट को निर्दिष्ट करता है।
निर्दिष्ट करता है कि कौन सा आउटक्लक extclk_out[1] स्रोत के रूप में उपयोग किया जाना है	C0 – C8	Extclk_out[1] स्रोत के रूप में उपयोग किए जाने वाले outclk पोर्ट को निर्दिष्ट करता है।

कैस्केडिंग टैब

तालिका 3. IOPLL आईपी कोर पैरामीटर - कैस्केडिंग Tab3

पैरामीटर	कानूनी मूल्य	विवरण
डाउनस्ट्रीम पीएलएल से जुड़ने के लिए 'कैस्केड आउट' सिग्नल बनाएं	चालू करें या बंद करें	cascade_out पोर्ट बनाने के लिए चालू करें, जो इंगित करता है कि यह PLL एक स्रोत है और एक गंतव्य (डाउनस्ट्रीम) PLL से जुड़ता है।
निर्दिष्ट करता है कि किस आउटक्लक को कैस्केडिंग स्रोत के रूप में उपयोग किया जाना है	0–8	कैस्केडिंग स्रोत निर्दिष्ट करता है।
अपस्ट्रीम PLL से कनेक्ट करने के लिए adjpllin या cclk सिग्नल बनाएं	चालू करें या बंद करें	एक इनपुट पोर्ट बनाने के लिए चालू करें, जो इंगित करता है कि यह PLL एक गंतव्य है और एक स्रोत (अपस्ट्रीम) PLL से जुड़ता है।

डायनेमिक रीकॉन्फ़िगरेशन टैब

तालिका 4. IOPLL आईपी कोर पैरामीटर्स - डायनेमिक रीकॉन्फ़िगरेशन टैब

पैरामीटर	कानूनी मूल्य	विवरण
PLL का डायनेमिक रीकॉन्फ़िगरेशन सक्षम करें	चालू करें या बंद करें	इस PLL (PLL Reconfig Intel FPGA IP कोर के संयोजन के साथ) के डायनेमिक रीकॉन्फ़िगरेशन को चालू करें।
डायनेमिक फ़ेज़ शिफ़्ट पोर्ट का ऐक्सेस सक्षम करें	चालू करें या बंद करें	PLL के साथ डायनेमिक फ़ेज़ शिफ्ट इंटरफ़ेस को चालू करें।
MIF जनरेशन विकल्प (3)	उत्पन्न नया MIF File, मौजूदा MIF में कॉन्फ़िगरेशन जोड़ें File, और MIF बनाएं File आईपी जेनरेशन के दौरान	या तो एक नया .mif बनाएँ file I/O PLL का वर्तमान कॉन्फ़िगरेशन शामिल है, या इस कॉन्फ़िगरेशन को किसी मौजूदा .mif में जोड़ें file. आप इसका उपयोग कर सकते हैं। एमआईएफ file डायनेमिक रीकॉन्फ़िगरेशन के दौरान I/O PLL को उसकी वर्तमान सेटिंग्स में फिर से कॉन्फ़िगर करने के लिए।
न्यू MIF का रास्ता file (4)	—	स्थान दर्ज करें और file नए .mif का नाम file बनाया जाना है।
मौजूदा MIF के लिए पथ file (5)	—	स्थान दर्ज करें और file मौजूदा .mif का नाम file आप जोड़ने का इरादा रखते हैं।
*जारी…*

यह पैरामीटर तभी उपलब्ध होता है जब PLL का डायनेमिक रीकॉन्फ़िगरेशन सक्षम करें चालू हो।

यह पैरामीटर केवल तभी उपलब्ध होता है जब नया MIF उत्पन्न होता है File MIF जनरेशन के रूप में चुना गया है
विकल्प।

पैरामीटर	कानूनी मूल्य	विवरण
MIF स्ट्रीमिंग के लिए डायनामिक फ़ेज़ शिफ़्ट सक्षम करें (3)	चालू करें या बंद करें	PLL पुनर्संरचना के लिए डायनेमिक फ़ेज़ शिफ़्ट गुणों को संग्रहीत करने के लिए चालू करें।
डीपीएस काउंटर चयन (6)	C0-C8, सभी सी, or M	डायनेमिक फेज शिफ्ट से गुजरने के लिए काउंटर का चयन करता है। M फीडबैक काउंटर है और C पोस्ट-स्केल काउंटर है।
डायनेमिक फेज शिफ्ट्स की संख्या (6)	1–7	फेज़ शिफ़्ट वेतन वृद्धि की संख्या का चयन करता है। सिंगल फेज शिफ्ट इंक्रीमेंट का आकार VCO अवधि के 1/8 के बराबर है। डिफ़ॉल्ट मान है 1.
डायनेमिक फेज शिफ्ट डायरेक्शन (6)	सकारात्मक or नकारात्मक	PLL MIF में स्टोर करने के लिए डायनेमिक फेज़ शिफ्ट दिशा निर्धारित करता है।

यह पैरामीटर केवल तभी उपलब्ध होता है जब मौजूदा MIF में कॉन्फ़िगरेशन जोड़ें File MIF जनरेशन विकल्प के रूप में चुना गया है

IOPLL आईपी कोर पैरामीटर्स - उन्नत पैरामीटर्स टैब

तालिका 5. IOPLL आईपी कोर पैरामीटर - उन्नत पैरामीटर टैब

पैरामीटर	कानूनी मूल्य	विवरण
उन्नत पैरामीटर	—	भौतिक PLL सेटिंग्स की एक तालिका प्रदर्शित करता है जिसे आपके इनपुट के आधार पर लागू किया जाएगा।

कार्यात्मक विवरण

I/O PLL एक फ्रीक्वेंसी-कंट्रोल सिस्टम है जो एक इनपुट क्लॉक के साथ खुद को सिंक्रोनाइज़ करके आउटपुट क्लॉक उत्पन्न करता है। पीएलएल इनपुट सिग्नल और वॉल्यूम के आउटपुट सिग्नल के बीच चरण अंतर की तुलना करता हैtagई-नियंत्रित थरथरानवाला (VCO) और फिर इनपुट या संदर्भ संकेत की आवृत्ति पर एक स्थिर चरण कोण (लॉक) बनाए रखने के लिए चरण तुल्यकालन करता है। सिस्टम का तुल्यकालन या नकारात्मक फीडबैक लूप PLL को फेज-लॉक होने के लिए बाध्य करता है।
आप पीएलएल को फ्रीक्वेंसी मल्टीप्लायर, डिवाइडर, डेमोडुलेटर, ट्रैकिंग जनरेटर या क्लॉक रिकवरी सर्किट के रूप में कॉन्फ़िगर कर सकते हैं। आप स्थिर आवृत्तियों को उत्पन्न करने के लिए पीएलएल का उपयोग कर सकते हैं, शोर संचार चैनल से संकेतों को पुनर्प्राप्त कर सकते हैं, या अपने पूरे डिजाइन में घड़ी संकेतों को वितरित कर सकते हैं।

एक PLL के बिल्डिंग ब्लॉक्स

I/O PLL के मुख्य ब्लॉक फेज फ्रीक्वेंसी डिटेक्टर (PFD), चार्ज पंप, लूप फिल्टर, VCO और काउंटर हैं, जैसे फीडबैक काउंटर (M), प्री-स्केल काउंटर (N), और पोस्ट- स्केल काउंटर (सी)। PLL आर्किटेक्चर आपके द्वारा अपने डिज़ाइन में उपयोग किए जाने वाले डिवाइस पर निर्भर करता है।

यह पैरामीटर तभी उपलब्ध होता है जब MIF स्ट्रीमिंग के लिए डायनेमिक फेज़ शिफ़्ट चालू हो।

विशिष्ट I/O PLL आर्किटेक्चर

पीएलएल के व्यवहार का वर्णन करने के लिए आमतौर पर निम्नलिखित शब्दों का उपयोग किया जाता है:
PLL लॉक टाइम—जिसे PLL एक्विजिशन टाइम भी कहा जाता है। पीएलएल लॉक टाइम पीएलएल के लिए पावर-अप के बाद लक्ष्य आवृत्ति और चरण संबंध प्राप्त करने का समय है, प्रोग्राम किए गए आउटपुट आवृत्ति परिवर्तन के बाद, या पीएलएल रीसेट के बाद। नोट: सिमुलेशन सॉफ़्टवेयर यथार्थवादी पीएलएल लॉक टाइम का मॉडल नहीं करता है। सिमुलेशन एक अवास्तविक तेजी से लॉक समय दिखाता है। वास्तविक लॉक टाइम विनिर्देशन के लिए, डिवाइस डेटाशीट देखें।
PLL रिज़ॉल्यूशन—किसी PLL VCO का न्यूनतम फ़्रीक्वेंसी इंक्रीमेंट मान। एम और एन काउंटरों में बिट्स की संख्या पीएलएल रिज़ॉल्यूशन मान निर्धारित करती है।

पीएलएल एसampले दर - FREF एसampपीएलएल में चरण और आवृत्ति सुधार करने के लिए आवश्यक लिंग आवृत्ति। पीएलएल एसampले दर fREF / N है।

पीएलएल लॉक

पीएलएल लॉक फेज फ्रीक्वेंसी डिटेक्टर में दो इनपुट सिग्नल पर निर्भर है। लॉक सिग्नल PLL का एसिंक्रोनस आउटपुट है। लॉक सिग्नल को गेट करने के लिए आवश्यक चक्रों की संख्या PLL इनपुट क्लॉक पर निर्भर करती है जो गेटेड-लॉक सर्किट्री को क्लॉक करती है। लॉक सिग्नल को गेट करने के लिए आवश्यक घड़ी चक्रों की संख्या की गणना करने के लिए PLL के अधिकतम लॉक समय को PLL इनपुट घड़ी की अवधि से विभाजित करें।

ऑपरेशन मोड

IOPLL IP कोर छह अलग-अलग घड़ी प्रतिक्रिया मोड का समर्थन करता है। प्रत्येक मोड घड़ी गुणन और विभाजन, चरण स्थानांतरण और कर्तव्य-चक्र प्रोग्रामिंग की अनुमति देता है।

आउटपुट घड़ियाँ

IOPLL IP कोर नौ क्लॉक आउटपुट सिग्नल तक उत्पन्न कर सकता है। उत्पन्न क्लॉक आउटपुट सिग्नल कोर के बाहर कोर या बाहरी ब्लॉक को क्लॉक करते हैं।

आप आउटपुट क्लॉक मान को 0 पर रीसेट करने और PLL आउटपुट क्लॉक को अक्षम करने के लिए रीसेट सिग्नल का उपयोग कर सकते हैं।
प्रत्येक आउटपुट क्लॉक में अनुरोधित सेटिंग्स का एक सेट होता है जहाँ आप आउटपुट फ़्रीक्वेंसी, फेज़ शिफ्ट और ड्यूटी चक्र के लिए वांछित मान निर्दिष्ट कर सकते हैं। वांछित सेटिंग्स वे सेटिंग्स हैं जिन्हें आप अपने डिज़ाइन में लागू करना चाहते हैं।

फ़्रीक्वेंसी, फेज़ शिफ्ट और ड्यूटी चक्र के लिए वास्तविक मान निकटतम सेटिंग्स (वांछित सेटिंग्स का सर्वोत्तम अनुमानित) हैं जिन्हें PLL सर्किट में लागू किया जा सकता है।

संदर्भ घड़ी स्विचओवर

संदर्भ घड़ी स्विचओवर सुविधा PLL को दो संदर्भ इनपुट घड़ियों के बीच स्विच करने की अनुमति देती है। इस सुविधा का उपयोग क्लॉक अतिरेक के लिए, या दोहरी क्लॉक डोमेन एप्लिकेशन जैसे सिस्टम में के लिए करें। यदि प्राथमिक घड़ी चलना बंद कर देती है तो सिस्टम निरर्थक घड़ी को चालू कर सकता है।
संदर्भ घड़ी स्विचओवर सुविधा का उपयोग करके, आप दूसरी इनपुट घड़ी के लिए आवृत्ति निर्दिष्ट कर सकते हैं, और स्विचओवर के लिए मोड और विलंब का चयन कर सकते हैं।

क्लॉक लॉस डिटेक्शन और रेफरेंस क्लॉक स्विचओवर ब्लॉक के निम्नलिखित कार्य हैं:

संदर्भ घड़ी की स्थिति पर नज़र रखता है। यदि संदर्भ घड़ी विफल हो जाती है, तो घड़ी स्वचालित रूप से बैकअप घड़ी इनपुट स्रोत पर स्विच हो जाती है। घड़ी घटना को सचेत करने के लिए clkbad और activeclk संकेतों की स्थिति को अद्यतन करती है।
संदर्भ घड़ी को दो अलग-अलग आवृत्तियों के बीच आगे और पीछे स्विच करता है। स्विच क्रिया को मैन्युअल रूप से नियंत्रित करने के लिए एक्सटस्विच सिग्नल का उपयोग करें। स्विचओवर होने के बाद, PLL अस्थायी रूप से लॉक खो सकता है और गणना प्रक्रिया से गुजर सकता है।

पीएलएल-टू-पीएलएल कैस्केडिंग

यदि आप अपने डिज़ाइन में PLL को कैस्केड करते हैं, तो स्रोत (अपस्ट्रीम) PLL में कम बैंडविड्थ सेटिंग होनी चाहिए, जबकि गंतव्य (डाउनस्ट्रीम) PLL में उच्च बैंडविड्थ सेटिंग होनी चाहिए। कैस्केडिंग के दौरान, स्रोत PLL का आउटपुट गंतव्य PLL की संदर्भ घड़ी (इनपुट) के रूप में कार्य करता है। कैस्केड किए गए PLL की बैंडविड्थ सेटिंग भिन्न होनी चाहिए। यदि कैस्केड किए गए PLL की बैंडविड्थ सेटिंग्स समान हैं, तो कैस्केड किए गए PLL हो सकते हैं ampकुछ आवृत्तियों पर चरण शोर को कम करें। adjpllin इनपुट क्लॉक स्रोत का उपयोग फ्रैक्चरेबल फ्रैक्शनल PLL के बीच इंटर-कैस्केडिंग के लिए किया जाता है।

बंदरगाहों

तालिका 6. IOPLL IP कोर पोर्ट

पैरामीटर	प्रकार	स्थिति	विवरण
refclk	इनपुट	आवश्यक	संदर्भ घड़ी स्रोत जो I/O PLL को चलाता है।
आरएसटी	इनपुट	आवश्यक	आउटपुट घड़ियों के लिए अतुल्यकालिक रीसेट पोर्ट। सभी आउटपुट क्लॉक को 0 के मान पर रीसेट करने के लिए इस पोर्ट को हाई ड्राइव करें। आपको इस पोर्ट को यूजर कंट्रोल सिग्नल से कनेक्ट करना होगा।
fbcl	इनपुट	वैकल्पिक	I/O PLL के लिए बाहरी फीडबैक इनपुट पोर्ट। IOPLL IP कोर इस पोर्ट को तब बनाता है जब I/O PLL बाहरी फीडबैक मोड या जीरो-डिले बफर मोड में काम कर रहा होता है। फीडबैक लूप को पूरा करने के लिए, एक बोर्ड-स्तरीय कनेक्शन को fbclk पोर्ट और I/O PLL के बाहरी क्लॉक आउटपुट पोर्ट से कनेक्ट करना होगा।
fboutclk	उत्पादन	वैकल्पिक	वह पोर्ट जो मिमिक सर्किटरी के माध्यम से fbclk पोर्ट को फीड करता है। fboutclk पोर्ट केवल तभी उपलब्ध होता है जब I/O PLL बाहरी फीडबैक मोड में हो।
zdbfbclk	द्विदिश	वैकल्पिक	द्विदिश पोर्ट जो मिमिक सर्किटरी से जुड़ता है। इस पोर्ट को एक द्विदिश पिन से कनेक्ट होना चाहिए जो I/O PLL के सकारात्मक फीडबैक समर्पित आउटपुट पिन पर रखा गया है। zdbfbclk पोर्ट तभी उपलब्ध होता है जब I/O PLL शून्य-विलंब बफर मोड में हो। शून्य-विलंब बफ़र मोड का उपयोग करते समय सिग्नल प्रतिबिंब से बचने के लिए, द्विदिश I/O पिन पर बोर्ड निशान न लगाएं।
बंद	उत्पादन	वैकल्पिक	जब PLL लॉक प्राप्त कर लेता है तो IOPLL IP कोर इस पोर्ट को हाई ड्राइव करता है। जब तक IOPLL लॉक रहता है तब तक पोर्ट ऊंचा रहता है। I/O PLL लॉक किए गए पोर्ट पर जोर देता है जब संदर्भ घड़ी और फीडबैक घड़ी के चरण और आवृत्तियां होती हैं
*जारी…*

पैरामीटर	प्रकार	स्थिति	विवरण
			समान या लॉक सर्किट सहिष्णुता के भीतर। जब दो घड़ी संकेतों के बीच का अंतर लॉक सर्किट टॉलरेंस से अधिक हो जाता है, तो I/O PLL लॉक खो देता है।
refclk1	इनपुट	वैकल्पिक	दूसरा संदर्भ क्लॉक स्रोत जो क्लॉक स्विचओवर फीचर के लिए I/O PLL को चलाता है।
exswitch	इनपुट	वैकल्पिक	घड़ी को मैन्युअल रूप से स्विच करने के लिए कम से कम 1 घड़ी चक्रों के लिए एक्सटस्विच सिग्नल कम (0'b3) दर्ज करें।
android	उत्पादन	वैकल्पिक	आउटपुट सिग्नल यह इंगित करने के लिए कि कौन सा संदर्भ घड़ी स्रोत I/O PLL द्वारा उपयोग किया जाता है।
clkbad	उत्पादन	वैकल्पिक	आउटपुट सिग्नल जो संदर्भ घड़ी स्रोत की स्थिति को इंगित करता है वह अच्छा या बुरा है।
कैस्केड_आउट	उत्पादन	वैकल्पिक	आउटपुट सिग्नल जो डाउनस्ट्रीम I/O PLL में फीड होता है।
adjpllin	इनपुट	वैकल्पिक	इनपुट सिग्नल जो अपस्ट्रीम I/O PLL से फीड होता है।
आउटक्लक_[]	उत्पादन	वैकल्पिक	I/O PLL से आउटपुट घड़ी।

आईओपीएलएल इंटेल एफपीजीए आईपी कोर यूजर गाइड आर्काइव्स

यदि कोई IP कोर संस्करण सूचीबद्ध नहीं है, तो पिछले IP कोर संस्करण के लिए उपयोगकर्ता मार्गदर्शिका लागू होती है

आईपी कोर संस्करण	उपयोगकर्ता गाइड
17.0	Altera I/O फेज़-लॉक्ड लूप (Altera IOPLL) IP कोर यूज़र गाइड
16.1	Altera I/O फेज़-लॉक्ड लूप (Altera IOPLL) IP कोर यूज़र गाइड
16.0	Altera I/O फेज़-लॉक्ड लूप (Altera IOPLL) IP कोर यूज़र गाइड
15.0	Altera I/O फेज़-लॉक्ड लूप (Altera IOPLL) IP कोर यूज़र गाइड

आईओपीएलएल इंटेल एफपीजीए आईपी कोर यूजर गाइड के लिए दस्तावेज़ संशोधन इतिहास

दस्तावेज़ संस्करण	इंटेल क्वार्टस® प्रधान संस्करण	परिवर्तन
2019.06.24	18.1	में समर्पित घड़ी इनपुट के लिए विवरण अपडेट किया गया विशिष्ट I/O PLL आर्किटेक्चर आरेख.
2019.01.03	18.1	• अपडेट किया गया PLL LVDS_CLK/LOADEN आउटपुट पोर्ट तक पहुंच पैरामीटर में IOPLL आईपी कोर पैरामीटर्स - सेटिंग्स टैब मेज़। • में zdbfbclk पोर्ट के लिए विवरण अपडेट किया गया IOPLL आईपी कोर पोर्ट मेज़।
2018.09.28	18.1	• में एक्सटस्विच के लिए विवरण को ठीक किया IOPLL आईपी कोर पोर्ट मेज़। • इंटेल रीब्रांडिंग के अनुसार निम्नलिखित आईपी कोर का नाम बदला: - Altera IOPLL IP कोर को IOPLL Intel FPGA IP कोर में बदला। — Altera PLL Reconfig IP core को PLL Reconfig Intel FPGA IP core में बदला। — Arria 10 FPLL IP कोर को fPLL Intel Arria 10/Cyclone 10 FPGA IP कोर में बदला।

तारीख	संस्करण	परिवर्तन
जून 2017	2017.06.16	• Intel Cyclone 10 GX उपकरणों के लिए समर्थन जोड़ा गया। • इंटेल के रूप में पुनः ब्रांडेड।
दिसंबर 2016	2016.12.05	IP कोर के पहले पोर्ट का विवरण अपडेट किया गया।
जून 2016	2016.06.23	• अद्यतन आईपी कोर पैरामीटर - सेटिंग्स टैब तालिका। - मैन्युअल ओवरराइड पैरामीटर के साथ मैन्युअल स्विचओवर और स्वचालित स्विचओवर के लिए विवरण अपडेट किया गया। क्लॉक स्विचओवर कंट्रोल सिग्नल कम सक्रिय है। - स्विचओवर विलंब पैरामीटर के लिए विवरण अपडेट किया गया। • आईपी कोर पैरामीटर्स में डीपीएस काउंटर चयन पैरामीटर के लिए परिभाषित एम और सी काउंटर - डायनेमिक रीकॉन्फ़िगरेशन टैब टेबल। विशिष्ट I/O PLL आर्किटेक्चर आरेख में क्लॉक स्विचओवर पोर्ट नाम को clkswitch से extswitch में बदला गया है।
मई 2016	2016.05.02	अपडेटेड आईपी कोर पैरामीटर - डायनामिक रीकॉन्फ़िगरेशन टैब टेबल।
मई 2015	2015.05.04	IP कोर पैरामीटर्स - सेटिंग्स टैब तालिका में PLL LVDS_CLK/LOADEN आउटपुट पोर्ट पैरामीटर तक पहुंच सक्षम करने के लिए विवरण अपडेट किया गया। Arria 10 डिवाइसेस चैप्टर में I/O और हाई स्पीड I/O में Altera IOPLL और Altera LVDS SERDES IP Cores तालिका के बीच सिग्नल इंटरफ़ेस के लिए एक लिंक जोड़ा गया।
अगस्त 2014	2014.08.18	प्रारंभिक रिहाई।

दस्तावेज़ / संसाधन

इंटेल यूजी-01155 आईओपीएलएल एफपीजीए आईपी कोर [पीडीएफ] उपयोगकर्ता गाइड
UG-01155 IOPLL FPGA IP कोर, UG-01155, IOPLL FPGA IP कोर, FPGA IP कोर

संदर्भ

उपयोगकर्ता पुस्तिका