Panduan Pengguna Teras IP intel UG-01155 IOPLL FPGA

Menyokong input PLL (adjpllin) bersebelahan untuk menyambung dengan PLL huluan dalam mod lata PLL.
Menjana Permulaan Memori File (.mif) dan membenarkan PLL dynamicVreconfiguration.

Menyokong peralihan fasa dinamik PLL.

Maklumat Berkaitan

Pengenalan kepada Teras IP FPGA Intel
Menyediakan lebih banyak maklumat tentang teras IP FPGA Intel dan editor parameter.
Mod Operasi pada halaman 9

Jam Output pada halaman 10
Pertukaran Jam Rujukan pada halaman 10

Lata PLL-ke-PLL pada halaman 11
Arkib Panduan Pengguna Teras IP Intel FPGA IOPLL di halaman 12

Menyediakan senarai panduan pengguna untuk versi sebelumnya teras IP FPGA Intel IOPLL.

Sokongan Keluarga Peranti

Teras IP IOPLL hanya menyokong keluarga peranti Intel Arria 10 dan Intel Cyclone 10 GX.

Parameter Teras IP IOPLL

Editor parameter teras IP IOPLL muncul dalam kategori PLL Katalog IP.

Parameter	Nilai Undang-undang	Penerangan
Keluarga Peranti	Intel Arria 10, Intel Taufan 10 GX	Menentukan keluarga peranti.
Komponen	—	Menentukan peranti yang disasarkan.
Gred Kelajuan	—	Menentukan gred kelajuan untuk peranti yang disasarkan.
Mod PLL	Integer-N PLL	Menentukan mod yang digunakan untuk teras IP IOPLL. Satu-satunya pilihan undang-undang ialah Integer-N PLL. Jika anda memerlukan PLL pecahan, anda mesti menggunakan teras IP FPGA Intel Arria 10/Cyclone 10 fPLL.
Kekerapan Jam Rujukan	—	Menentukan kekerapan input untuk jam input, refclk, dalam MHz. Nilai lalai ialah 100.0 MHz. Nilai minimum dan maksimum bergantung pada peranti yang dipilih.
Dayakan Port Output Terkunci	Hidupkan atau Matikan	Hidupkan untuk mendayakan port terkunci.
Dayakan parameter jam output fizikal	Hidupkan atau Matikan	Hidupkan untuk memasukkan parameter pembilang PLL fizikal dan bukannya menentukan frekuensi jam keluaran yang diingini.
Mod Operasi	langsung, maklum balas luaran, biasa, sumber segerak, penimbal kelewatan sifar, atau lvds	Menentukan operasi PLL. Operasi lalai ialah langsung mod. • Jika anda memilih langsung mod, PLL meminimumkan panjang laluan maklum balas untuk menghasilkan kegelisahan terkecil yang mungkin pada output PLL. Output jam dalaman dan jam luaran PLL adalah peralihan fasa berkenaan dengan input jam PLL. Dalam mod ini, PLL tidak mengimbangi sebarang rangkaian jam. • Jika anda memilih biasa mod, PLL mengimbangi kelewatan rangkaian jam dalaman yang digunakan oleh output jam. Jika PLL juga digunakan untuk memacu pin keluaran jam luaran, peralihan fasa sepadan isyarat pada pin keluaran berlaku. • Jika anda memilih sumber segerak mod, kelewatan jam dari pin ke daftar input I/O sepadan dengan kelewatan data dari pin ke daftar input I/O. • Jika anda memilih maklum balas luaran mod, anda mesti menyambungkan port input fbclk ke pin input. Sambungan peringkat papan mesti menyambungkan kedua-dua pin input dan port keluaran jam luaran, fboutclk. Port fbclk diselaraskan dengan jam input. • Jika anda memilih penimbal kelewatan sifar mod, PLL mesti menyuapkan pin keluaran jam luaran dan mengimbangi kelewatan yang diperkenalkan oleh pin itu. Isyarat yang diperhatikan pada pin disegerakkan ke jam input. Output jam PLL bersambung ke port altbidir dan memacu zdbfbclk sebagai port output. Jika PLL juga memacu rangkaian jam dalaman, peralihan fasa yang sepadan rangkaian itu berlaku. • Jika anda memilih lvds mod, data dan hubungan pemasaan jam yang sama bagi pin pada daftar tangkapan SERDES dalaman dikekalkan. Mod ini mengimbangi kelewatan dalam rangkaian jam LVDS, dan antara pin data dan pin input jam ke laluan daftar tangkapan SERDES.
Bilangan Jam	1–9	Menentukan bilangan jam keluaran yang diperlukan untuk setiap peranti dalam reka bentuk PLL. Tetapan yang diminta untuk kekerapan output, anjakan fasa dan kitaran tugas ditunjukkan berdasarkan bilangan jam yang dipilih.
Tentukan Frekuensi VCO	Hidupkan atau Matikan	Membolehkan anda mengehadkan kekerapan VCO kepada nilai yang ditentukan. Ini berguna apabila mencipta PLL untuk mod luaran LVDS, atau jika saiz langkah anjakan fasa dinamik tertentu dikehendaki.
*bersambung…*

Parameter	Nilai Undang-undang	Penerangan
Kekerapan VCO (1)	—	• Bila Dayakan parameter jam output fizikal dihidupkan— memaparkan kekerapan VCO berdasarkan nilai untuk Kekerapan Jam Rujukan, Faktor Darab (M-Counter), dan Faktor Bahagi (N-Counter). • Bila Dayakan parameter jam output fizikal dimatikan— membolehkan anda menentukan nilai yang diminta untuk frekuensi VCO. Nilai lalai ialah 600.0 MHz.
Berikan nama global jam	Hidupkan atau Matikan	Membolehkan anda menamakan semula nama jam output.
Nama Jam	—	Nama jam pengguna untuk Synopsis Design Constraints (SDC).
Kekerapan yang Diingini	—	Menentukan kekerapan jam keluaran port jam keluaran yang sepadan, outclk[], dalam MHz. Nilai lalai ialah 100.0 MHz. Nilai minimum dan maksimum bergantung pada peranti yang digunakan. PLL hanya membaca angka dalam enam tempat perpuluhan pertama.
Kekerapan Sebenar	—	Membolehkan anda memilih frekuensi jam keluaran sebenar daripada senarai frekuensi yang boleh dicapai. Nilai lalai ialah frekuensi boleh dicapai yang paling hampir dengan frekuensi yang dikehendaki.
Unit Anjakan Fasa	ps or ijazah	Menentukan unit anjakan fasa untuk port jam keluaran yang sepadan, outclk[], dalam picosaat (ps) atau darjah.
Anjakan Fasa yang Diingini	—	Menentukan nilai yang diminta untuk anjakan fasa. Nilai lalai ialah 0 ms.
Anjakan Fasa Sebenar	—	Membolehkan anda memilih anjakan fasa sebenar daripada senarai nilai anjakan fasa yang boleh dicapai. Nilai lalai ialah anjakan fasa yang boleh dicapai paling hampir dengan anjakan fasa yang dikehendaki.
Kitaran Tugas yang Diingini	0.0–100.0	Menentukan nilai yang diminta untuk kitaran tugas. Nilai lalai ialah 50.0%.
Kitaran Tugas Sebenar	—	Membolehkan anda memilih kitaran tugas sebenar daripada senarai nilai kitaran tugas yang boleh dicapai. Nilai lalai ialah kitaran tugas yang paling hampir dengan kitaran tugas yang dikehendaki.
Faktor Darab (M-Counter) (2)	4–511	Menentukan faktor darab bagi pembilang-M. Julat undang-undang pembilang M ialah 4–511. Walau bagaimanapun, sekatan pada kekerapan PFD undang-undang minimum dan kekerapan VCO undang-undang maksimum mengehadkan julat pembilang M berkesan kepada 4–160.
Faktor Bahagi (N-Counter) (2)	1–511	Menentukan faktor bahagi bagi N-counter. Julat undang-undang pembilang N ialah 1–511. Walau bagaimanapun, sekatan pada kekerapan PFD undang-undang minimum mengehadkan julat berkesan pembilang N kepada 1–80.
Faktor Bahagi (C-Counter) (2)	1–511	Menentukan faktor bahagi untuk jam keluaran (kaunter C).

Parameter ini hanya tersedia apabila Dayakan parameter jam output fizikal dimatikan.

Parameter ini hanya tersedia apabila Dayakan parameter jam output fizikal dihidupkan.

Parameter Teras IP IOPLL – Tab Tetapan

Jadual 2. Parameter Teras IP IOPLL – Tab Tetapan

Parameter	Nilai Undang-undang	Penerangan
Pratetap Lebar Jalur PLL	rendah, Sederhana, atau tinggi	Menentukan tetapan pratetap lebar jalur PLL. Pilihan lalai ialah rendah.
Tetapan Semula Auto PLL	Hidupkan atau Matikan	Menetapkan semula PLL secara automatik apabila kehilangan kunci.
Buat input kedua clk 'refclk1'	Hidupkan atau Matikan	Hidupkan untuk menyediakan jam sandaran yang dilampirkan pada PLL anda yang boleh bertukar dengan jam rujukan asal anda.
Kekerapan Jam Rujukan Kedua	—	Memilih kekerapan isyarat jam input kedua. Nilai lalai ialah 100.0 MHz. Nilai minimum dan maksimum bergantung pada peranti yang digunakan.
Cipta isyarat 'active_clk' untuk menunjukkan jam input sedang digunakan	Hidupkan atau Matikan	Hidupkan untuk mencipta output activeclk. Output activeclk menunjukkan jam input yang sedang digunakan oleh PLL. Isyarat keluaran rendah menunjukkan refclk dan isyarat keluaran tinggi menunjukkan refclk1.
Buat isyarat 'clkbad' untuk setiap jam input	Hidupkan atau Matikan	Hidupkan untuk mencipta dua output clkbad, satu untuk setiap jam input. Isyarat output rendah menunjukkan jam berfungsi dan isyarat keluaran tinggi menunjukkan jam tidak berfungsi.
Mod Peralihan	Pertukaran Automatik, Pertukaran Manual, atau Tukar Ganti Automatik dengan Gantikan Manual	Menentukan mod pertukaran untuk aplikasi reka bentuk. IP menyokong tiga mod pertukaran: • Jika anda memilih Pertukaran Automatik mod, litar PLL memantau jam rujukan yang dipilih. Jika satu jam berhenti, litar secara automatik bertukar kepada jam sandaran dalam beberapa kitaran jam dan mengemas kini isyarat status, clkbad dan activeclk. • Jika anda memilih Pertukaran Manual mod, apabila isyarat kawalan, extswitch, berubah daripada logik tinggi kepada logik rendah, dan kekal rendah untuk sekurang-kurangnya tiga kitaran jam, jam input bertukar ke jam yang lain. Extswitch boleh dijana daripada logik teras FPGA atau pin input. • Jika anda memilih Tukar Ganti Automatik dengan Gantikan Manual mod, apabila isyarat extswitch rendah, ia mengatasi fungsi suis automatik. Selagi extswitch kekal rendah, tindakan penukaran selanjutnya disekat. Untuk memilih mod ini, dua sumber jam anda mesti berjalan dan kekerapan dua jam tidak boleh berbeza lebih daripada 20%. Jika kedua-dua jam tidak berada pada kekerapan yang sama, tetapi perbezaan tempohnya adalah dalam lingkungan 20%, blok pengesanan kehilangan jam boleh mengesan jam yang hilang. PLL berkemungkinan besar terkeluar daripada kunci selepas pertukaran input jam PLL dan memerlukan masa untuk mengunci semula.
Kelewatan Tukar Ganti	0–7	Menambah jumlah kelewatan kitaran tertentu pada proses pertukaran. Nilai lalai ialah 0.
Akses kepada port keluaran PLL LVDS_CLK/ LOADEN	Dilumpuhkan, Dayakan LVDS_CLK/ MUAT 0, atau Dayakan LVDS_CLK/ MUAT 0 & 1	Pilih Dayakan LVDS_CLK/LOADEN 0 or Dayakan LVDS_CLK/ LOADEN 0 & 1 untuk mendayakan PLL lvds_clk atau memuatkan port output. Mendayakan parameter ini sekiranya PLL menyuap blok LVDS SERDES dengan PLL luaran. Apabila menggunakan port outclk I/O PLL dengan port LVDS, outclk[0..3] digunakan untuk port lvds_clk[0,1] dan loaden[0,1], outclk4 boleh digunakan untuk port coreclk.
Dayakan akses kepada port keluaran PLL DPA	Hidupkan atau Matikan	Hidupkan untuk mendayakan port keluaran PLL DPA.
*bersambung…*

Parameter	Nilai Undang-undang	Penerangan
Dayakan akses kepada port keluaran jam luaran PLL	Hidupkan atau Matikan	Hidupkan untuk mendayakan port keluaran jam luaran PLL.
Menentukan outclk mana yang akan digunakan sebagai sumber extclk_out[0].	C0 – C8	Menentukan port outclk untuk digunakan sebagai sumber extclk_out[0].
Menentukan outclk mana yang akan digunakan sebagai sumber extclk_out[1].	C0 – C8	Menentukan port outclk untuk digunakan sebagai sumber extclk_out[1].

Tab Lata

Jadual 3. Parameter Teras IP IOPLL – Tab Lata3

Parameter	Nilai Undang-undang	Penerangan
Buat isyarat 'cascade out' untuk menyambung dengan PLL hiliran	Hidupkan atau Matikan	Hidupkan untuk mencipta port cascade_out, yang menunjukkan bahawa PLL ini ialah sumber dan bersambung dengan destinasi (hiliran) PLL.
Menentukan outclk mana yang akan digunakan sebagai sumber berlatarkan	0–8	Menentukan sumber melata.
Buat isyarat adjpllin atau cclk untuk menyambung dengan PLL huluan	Hidupkan atau Matikan	Hidupkan untuk mencipta port input, yang menunjukkan bahawa PLL ini ialah destinasi dan bersambung dengan sumber (hulu) PLL.

Tab Konfigurasi Semula Dinamik

Jadual 4. Parameter Teras IP IOPLL – Tab Konfigurasi Semula Dinamik

Parameter	Nilai Undang-undang	Penerangan
Dayakan konfigurasi semula dinamik PLL	Hidupkan atau Matikan	Hidupkan dayakan konfigurasi semula dinamik PLL ini (bersamaan dengan PLL Reconfig Intel FPGA IP core).
Dayakan akses kepada port anjakan fasa dinamik	Hidupkan atau Matikan	Hidupkan dayakan antara muka anjakan fasa dinamik dengan PLL.
Pilihan Penjanaan MIF (3)	Menjana MIF baharu File, Tambah Konfigurasi pada MIF Sedia Ada File, dan Buat MIF File semasa Penjanaan IP	Sama ada buat .mif baharu file mengandungi konfigurasi semasa I/O PLL, atau tambahkan konfigurasi ini pada .mif sedia ada file. Anda boleh menggunakan .mif ini file semasa konfigurasi semula dinamik untuk mengkonfigurasi semula I/O PLL kepada tetapan semasanya.
Laluan ke MIF Baharu file (4)	—	Masukkan lokasi dan file nama .mif baharu file untuk dicipta.
Laluan ke MIF Sedia Ada file (5)	—	Masukkan lokasi dan file nama .mif yang sedia ada file anda berhasrat untuk menambah.
*bersambung…*

Parameter ini hanya tersedia apabila Dayakan konfigurasi semula dinamik PLL dihidupkan.

Parameter ini hanya tersedia apabila Jana MIF Baharu File dipilih sebagai Penjanaan MIF
Pilihan.

Parameter	Nilai Undang-undang	Penerangan
Dayakan Anjakan Fasa Dinamik untuk Penstriman MIF (3)	Hidupkan atau Matikan	Hidupkan untuk menyimpan sifat anjakan fasa dinamik untuk konfigurasi semula PLL.
Pemilihan Kaunter DPS (6)	C0–C8, Semua C, or M	Memilih kaunter untuk menjalani anjakan fasa dinamik. M ialah pembilang maklum balas dan C ialah pembilang pasca skala.
Bilangan Anjakan Fasa Dinamik (6)	1–7	Memilih bilangan kenaikan anjakan fasa. Saiz kenaikan anjakan fasa tunggal adalah sama dengan 1/8 daripada tempoh VCO. Nilai lalai ialah 1.
Arah Anjakan Fasa Dinamik (6)	Positif or Negatif	Menentukan arah peralihan fasa dinamik untuk disimpan ke dalam PLL MIF.

Parameter ini hanya tersedia apabila Tambah Konfigurasi pada MIF Sedia Ada File dipilih sebagai Pilihan Penjanaan MIF

Parameter Teras IP IOPLL – Tab Parameter Lanjutan

Jadual 5. Parameter Teras IP IOPLL – Tab Parameter Lanjutan

Parameter	Nilai Undang-undang	Penerangan
Parameter Lanjutan	—	Memaparkan jadual tetapan PLL fizikal yang akan dilaksanakan berdasarkan input anda.

Penerangan Fungsian

PLL I/O ialah sistem kawalan frekuensi yang menjana jam keluaran dengan menyegerakkan dirinya kepada jam input. PLL membandingkan perbezaan fasa antara isyarat input dan isyarat keluaran voltagPengayun kawalan elektronik (VCO) dan kemudian melakukan penyegerakan fasa untuk mengekalkan sudut fasa malar (kunci) pada frekuensi isyarat input atau rujukan. Gelung penyegerakan atau maklum balas negatif sistem memaksa PLL dikunci fasa.
Anda boleh mengkonfigurasi PLL sebagai pengganda frekuensi, pembahagi, penyahmodulator, penjana penjejakan atau litar pemulihan jam. Anda boleh menggunakan PLL untuk menjana frekuensi yang stabil, memulihkan isyarat daripada saluran komunikasi yang bising atau mengedarkan isyarat jam ke seluruh reka bentuk anda.

Blok Bangunan PLL

Blok utama PLL I/O ialah pengesan kekerapan fasa (PFD), pam cas, penapis gelung, VCO, dan pembilang, seperti pembilang maklum balas (M), pembilang pra-skala (N), dan pasca- pembilang skala (C). Seni bina PLL bergantung pada peranti yang anda gunakan dalam reka bentuk anda.

Parameter ini hanya tersedia apabila Dayakan Anjakan Fasa Dinamik untuk Penstriman MIF dihidupkan.

Seni Bina PLL I/O Biasa

Istilah berikut biasanya digunakan untuk menerangkan tingkah laku PLL:
Masa kunci PLL—juga dikenali sebagai masa pemerolehan PLL. Masa kunci PLL ialah masa untuk PLL mencapai frekuensi sasaran dan hubungan fasa selepas kuasa, selepas perubahan frekuensi keluaran yang diprogramkan, atau selepas tetapan semula PLL. Nota: Perisian simulasi tidak memodelkan masa kunci PLL yang realistik. Simulasi menunjukkan masa kunci yang tidak realistik dengan pantas. Untuk spesifikasi masa kunci sebenar, rujuk lembaran data peranti.
Resolusi PLL—nilai kenaikan kekerapan minimum bagi PLL VCO. Bilangan bit dalam pembilang M dan N menentukan nilai resolusi PLL.
PLL sample rate—the FREF sampfrekuensi ling yang diperlukan untuk melakukan pembetulan fasa dan kekerapan dalam PLL. PLL sampkadar adalah fREF /N.

Kunci PLL

Kunci PLL bergantung pada dua isyarat input dalam pengesan frekuensi fasa. Isyarat kunci ialah keluaran tak segerak bagi PLL. Bilangan kitaran yang diperlukan untuk pintu isyarat kunci bergantung pada jam input PLL yang jam litar kunci berpagar. Bahagikan masa kunci maksimum PLL dengan tempoh jam input PLL untuk mengira bilangan kitaran jam yang diperlukan untuk pintu isyarat kunci.

Mod Operasi

Teras IP IOPLL menyokong enam mod maklum balas jam yang berbeza. Setiap mod membenarkan pendaraban dan pembahagian jam, peralihan fasa dan pengaturcaraan kitaran tugas.

Jam Keluaran

Teras IP IOPLL boleh menjana sehingga sembilan isyarat keluaran jam. Isyarat keluaran jam yang dijana mengunci teras atau blok luaran di luar teras.
Anda boleh menggunakan isyarat tetapan semula untuk menetapkan semula nilai jam keluaran kepada 0 dan melumpuhkan jam keluaran PLL.
Setiap jam keluaran mempunyai satu set tetapan yang diminta di mana anda boleh menentukan nilai yang diingini untuk kekerapan output, anjakan fasa dan kitaran tugas. Tetapan yang dikehendaki ialah tetapan yang ingin anda laksanakan dalam reka bentuk anda.

Nilai sebenar untuk kekerapan, anjakan fasa dan kitaran tugas ialah tetapan terdekat (anggaran terbaik tetapan yang dikehendaki) yang boleh dilaksanakan dalam litar PLL.

Pertukaran Jam Rujukan

Ciri tukar ganti jam rujukan membolehkan PLL bertukar antara dua jam input rujukan. Gunakan ciri ini untuk lebihan jam, atau untuk aplikasi domain dwi jam seperti dalam sistem. Sistem boleh menghidupkan jam berlebihan jika jam utama berhenti berjalan.
Menggunakan ciri tukar ganti jam rujukan, anda boleh menentukan kekerapan untuk jam input kedua, dan pilih mod dan tunda untuk penukaran.

Pengesanan kehilangan jam dan blok pertukaran jam rujukan mempunyai fungsi berikut:

Memantau status jam rujukan. Jika jam rujukan gagal, jam secara automatik bertukar kepada sumber input jam sandaran. Jam mengemas kini status isyarat clkbad dan activeclk untuk memaklumkan acara.
Menukar jam rujukan ke depan dan ke belakang antara dua frekuensi berbeza. Gunakan isyarat extswitch untuk mengawal tindakan suis secara manual. Selepas pertukaran berlaku, PLL mungkin kehilangan kunci buat sementara waktu dan melalui proses pengiraan.

Lata PLL-ke-PLL

Jika anda melancarkan PLL dalam reka bentuk anda, sumber (hulu) PLL mesti mempunyai tetapan lebar jalur rendah, manakala destinasi (hiliran) PLL mesti mempunyai tetapan lebar jalur tinggi. Semasa melata, output PLL sumber berfungsi sebagai jam rujukan (input) PLL destinasi. Tetapan lebar jalur PLL bertingkat mestilah berbeza. Jika tetapan lebar jalur PLL lata adalah sama, PLL lata mungkin ampbunyi fasa lify pada frekuensi tertentu.Sumber jam input adjpllin digunakan untuk merata antara PLL pecahan pecahan.

Pelabuhan

Jadual 6. Pelabuhan Teras IP IOPLL

Parameter	taip	keadaan	Penerangan
refclk	Input	Diperlukan	Sumber jam rujukan yang memacu PLL I/O.
pertama	Input	Diperlukan	Port tetapan semula tak segerak untuk jam keluaran. Pandu port ini tinggi untuk menetapkan semula semua jam keluaran kepada nilai 0. Anda mesti menyambungkan port ini kepada isyarat kawalan pengguna.
fbclk	Input	Pilihan	Port input maklum balas luaran untuk PLL I/O. Teras IP IOPLL mencipta port ini apabila PLL I/O beroperasi dalam mod maklum balas luaran atau mod penampan kelewatan sifar. Untuk melengkapkan gelung maklum balas, sambungan peringkat papan mesti menyambungkan port fbclk dan port keluaran jam luaran PLL I/O.
fboutclk	Keluaran	Pilihan	Port yang menyuap port fbclk melalui litar mimik. Port fboutclk tersedia hanya jika PLL I/O berada dalam mod maklum balas luaran.
zdbfbclk	Dua arah	Pilihan	Port dua arah yang bersambung ke litar meniru. Port ini mesti disambungkan ke pin dwiarah yang diletakkan pada maklum balas positif pin output khusus I/O PLL. Port zdbfbclk hanya tersedia jika PLL I/O berada dalam mod penimbal kelewatan sifar. Untuk mengelakkan pantulan isyarat apabila menggunakan mod penimbal lengah sifar, jangan letakkan jejak papan pada pin I/O dua arah.
terkunci	Keluaran	Pilihan	Teras IP IOPLL memacu port ini tinggi apabila PLL memperoleh kunci. Port kekal tinggi selagi IOPLL dikunci. PLL I/O menegaskan port terkunci apabila fasa dan frekuensi jam rujukan dan jam maklum balas adalah
*bersambung…*

Parameter	taip	keadaan	Penerangan
			sama atau dalam toleransi litar kunci. Apabila perbezaan antara dua isyarat jam melebihi toleransi litar kunci, PLL I/O kehilangan kunci.
refclk1	Input	Pilihan	Sumber jam rujukan kedua yang memacu PLL I/O untuk ciri penukaran jam.
exswitch	Input	Pilihan	Tegaskan isyarat extswitch rendah (1'b0) untuk sekurang-kurangnya 3 kitaran jam untuk menukar jam secara manual.
activeclk	Keluaran	Pilihan	Isyarat keluaran untuk menunjukkan sumber jam rujukan yang digunakan oleh I/O PLL.
clkbad	Keluaran	Pilihan	Isyarat keluaran yang menunjukkan status sumber jam rujukan adalah baik atau buruk.
lata_keluar	Keluaran	Pilihan	Isyarat output yang menyuap ke hiliran I/O PLL.
adjpllin	Input	Pilihan	Isyarat input yang suapan dari huluan I/O PLL.
outclk_[]	Keluaran	Pilihan	Keluaran jam daripada I/O PLL.

Arkib Panduan Pengguna Teras IP Intel FPGA IOPLL

Jika versi teras IP tidak disenaraikan, panduan pengguna untuk versi teras IP sebelumnya terpakai

Versi Teras IP	Panduan Pengguna
17.0	Panduan Pengguna Teras IP Gelung Berkunci Fasa I/O Altera (Altera IOPLL).
16.1	Panduan Pengguna Teras IP Gelung Berkunci Fasa I/O Altera (Altera IOPLL).
16.0	Panduan Pengguna Teras IP Gelung Berkunci Fasa I/O Altera (Altera IOPLL).
15.0	Panduan Pengguna Teras IP Gelung Berkunci Fasa I/O Altera (Altera IOPLL).

Sejarah Semakan Dokumen untuk Panduan Pengguna Teras IP FPGA Intel IOPLL

Versi Dokumen	Intel Quartus® Versi Perdana	Perubahan
2019.06.24	18.1	Mengemas kini perihalan untuk input jam khusus dalam Seni Bina PLL I/O Biasa gambar rajah.
2019.01.03	18.1	• Mengemas kini Akses kepada port keluaran PLL LVDS_CLK/LOADEN parameter dalam Parameter Teras IP IOPLL – Tab Tetapan meja. • Mengemas kini perihalan untuk port zdbfbclk dalam Pelabuhan Teras IP IOPLL meja.
2018.09.28	18.1	• Membetulkan perihalan untuk extswitch dalam Pelabuhan Teras IP IOPLL meja. • Menamakan semula teras IP berikut mengikut penjenamaan semula Intel: — Menukar teras IP Altera IOPLL kepada teras IP FPGA Intel IOPLL. — Menukar teras IP Altera PLL Reconfig kepada PLL Reconfig Intel FPGA IP teras. — Menukar teras IP Arria 10 FPLL kepada teras IP FPGA Intel Arria 10/Cyclone 10 fPLL.

tarikh	Versi	Perubahan
Jun 2017	2017.06.16	• Menambah sokongan untuk peranti Intel Cyclone 10 GX. • Dijenamakan semula sebagai Intel.
Disember 2016	2016.12.05	Mengemas kini perihalan port pertama teras IP.
Jun 2016	2016.06.23	• Parameter Teras IP yang dikemas kini – Jadual Tab Tetapan. — Mengemas kini perihalan untuk Tukar Ganti Manual dan Tukar Ganti Automatik dengan parameter Ganti Ganti Manual. Isyarat kawalan tukar ganti jam aktif rendah. — Mengemas kini perihalan untuk parameter Kelewatan Tukar Ganti. • Kaunter M dan C yang ditentukan untuk parameter Pemilihan Kaunter DPS dalam Parameter Teras IP – Jadual Tab Konfigurasi Semula Dinamik. • Menukar nama port tukar ganti jam daripada clkswitch kepada extswitch dalam gambarajah Senibina PLL I/O Biasa.
Mei 2016	2016.05.02	Parameter Teras IP yang dikemas kini – Jadual Tab Konfigurasi Semula Dinamik.
Mei 2015	2015.05.04	Mengemas kini perihalan untuk Dayakan akses kepada parameter port output PLL LVDS_CLK/LOADEN dalam Parameter Teras IP – Jadual Tab Tetapan. Menambahkan pautan ke Antara Muka Isyarat Antara Altera IOPLL dan Altera LVDS SERDES jadual Teras IP dalam I/O dan I/O Berkelajuan Tinggi dalam bab Arria 10 Devices.
Ogos 2014	2014.08.18	Keluaran awal.

Dokumen / Sumber

intel UG-01155 IOPLL FPGA IP Core [pdf] Panduan Pengguna
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Rujukan

Manual Pengguna

intel UG-01155 IOPLL FPGA IP Core

Panduan Pengguna Teras IP IOPLL Intel® FPGA