Panduan Pengguna Intel UG-01155 IOPLL FPGA IP Core

Mendukung input PLL (adjpllin) yang berdekatan untuk terhubung dengan PLL upstream dalam mode kaskade PLL.
Menghasilkan Inisialisasi Memori File (.mif) dan memungkinkan PLL dynamicVreconfiguration.

Mendukung pergeseran fase dinamis PLL.

Informasi Terkait

Pengantar Intel FPGA IP Cores
Memberikan informasi selengkapnya tentang inti Intel FPGA IP dan editor parameter.
Mode Operasi pada halaman 9

Keluaran Jam di halaman 10
Peralihan Jam Referensi pada halaman 10

Cascading PLL-ke-PLL di halaman 11
Arsip Panduan Pengguna IOPLL Intel FPGA IP Core di halaman 12

Menyediakan daftar panduan pengguna untuk versi inti IP IOPLL Intel FPGA sebelumnya.

Dukungan Keluarga Perangkat

Inti IP IOPLL hanya mendukung rangkaian perangkat Intel Arria 10 dan Intel Cyclone 10 GX.

Parameter Inti IP IOPLL

Editor parameter inti IP IOPLL muncul di kategori PLL dari Katalog IP.

Parameter	Nilai Hukum	Keterangan
Keluarga Perangkat	Intel Arria 10, Intel Siklon 10 GX	Menentukan keluarga perangkat.
Komponen	—	Menentukan perangkat yang ditargetkan.
Kelas Kecepatan	—	Menentukan tingkat kecepatan untuk perangkat yang ditargetkan.
Modus PLL	Bilangan bulat-N PLL	Menentukan mode yang digunakan untuk inti IP IOPLL. Satu-satunya pilihan hukum adalah PLL bilangan bulat-N. Jika Anda memerlukan PLL fraksional, Anda harus menggunakan inti IP fPLL Intel Arria 10/Cyclone 10 FPGA.
Frekuensi Jam Referensi	—	Menentukan frekuensi masukan untuk jam masukan, refclk, dalam MHz. Nilai standarnya adalah Frekuensi 100.0 MHz. Nilai minimum dan maksimum tergantung pada perangkat yang dipilih.
Aktifkan Port Output Terkunci	Hidupkan atau Matikan	Hidupkan untuk mengaktifkan port yang terkunci.
Aktifkan parameter jam keluaran fisik	Hidupkan atau Matikan	Nyalakan untuk memasukkan parameter penghitung PLL fisik alih-alih menentukan frekuensi jam keluaran yang diinginkan.
Mode Operasi	langsung, umpan balik eksternal, normal, sumber sinkron, penyangga penundaan nol, atau lvds	Menentukan pengoperasian PLL. Operasi default adalah langsung mode. • Jika Anda memilih langsung mode, PLL meminimalkan panjang jalur umpan balik untuk menghasilkan jitter sekecil mungkin pada keluaran PLL. Keluaran jam internal dan jam eksternal dari PLL digeser fase sehubungan dengan masukan jam PLL. Dalam mode ini, PLL tidak mengkompensasi jaringan jam apa pun. • Jika Anda memilih normal mode, PLL mengkompensasi keterlambatan jaringan jam internal yang digunakan oleh output jam. Jika PLL juga digunakan untuk menggerakkan pin keluaran jam eksternal, pergeseran fasa yang sesuai dari sinyal pada pin keluaran terjadi. • Jika Anda memilih sumber sinkron mode, penundaan jam dari pin ke register input I/O cocok dengan penundaan data dari pin ke register input I/O. • Jika Anda memilih umpan balik eksternal mode, Anda harus menghubungkan port input fbclk ke pin input. Koneksi tingkat papan harus menghubungkan pin input dan port output jam eksternal, fboutclk. Port fbclk disejajarkan dengan jam masukan. • Jika Anda memilih penyangga penundaan nol mode, PLL harus memberi makan pin output jam eksternal dan mengkompensasi penundaan yang disebabkan oleh pin itu. Sinyal yang diamati pada pin disinkronkan dengan clock input. Output jam PLL terhubung ke port altbidir dan menggerakkan zdbfbclk sebagai port output. Jika PLL juga menggerakkan jaringan jam internal, pergeseran fasa yang sesuai dari jaringan itu terjadi. • Jika Anda memilih lvds mode, hubungan data dan waktu jam yang sama dari pin pada register tangkap SERDES internal dipertahankan. Mode ini mengkompensasi keterlambatan dalam jaringan jam LVDS, dan antara pin data dan pin input jam ke jalur register penangkapan SERDES.
Jumlah Jam	1–9	Menentukan jumlah jam keluaran yang diperlukan untuk setiap perangkat dalam desain PLL. Pengaturan yang diminta untuk frekuensi output, pergeseran fase, dan siklus kerja ditampilkan berdasarkan jumlah jam yang dipilih.
Tentukan Frekuensi VCO	Hidupkan atau Matikan	Memungkinkan Anda membatasi frekuensi VCO ke nilai yang ditentukan. Ini berguna saat membuat PLL untuk mode eksternal LVDS, atau jika ukuran langkah pergeseran fase dinamis tertentu diinginkan.
*lanjutan…*

Parameter	Nilai Hukum	Keterangan
Frekuensi VCO (1)	—	• Kapan Aktifkan parameter jam keluaran fisik dihidupkan— menampilkan frekuensi VCO berdasarkan nilai untuk Frekuensi Jam Referensi, Faktor Kalikan (Penghitung-M), Dan Faktor Pembagi (Penghitung-N). • Kapan Aktifkan parameter jam keluaran fisik dimatikan— memungkinkan Anda menentukan nilai yang diminta untuk frekuensi VCO. Nilai standarnya adalah Frekuensi 600.0 MHz.
Berikan nama global jam	Hidupkan atau Matikan	Memungkinkan Anda mengganti nama jam keluaran.
Nama Jam	—	Nama jam pengguna untuk Synopsis Design Constraints (SDC).
Frekuensi yang Diinginkan	—	Menentukan frekuensi jam keluaran dari port jam keluaran yang sesuai, outclk[], dalam MHz. Nilai standarnya adalah Frekuensi 100.0 MHz. Nilai minimum dan maksimum tergantung pada perangkat yang digunakan. PLL hanya membaca angka di enam tempat desimal pertama.
Frekuensi Sebenarnya	—	Memungkinkan Anda memilih frekuensi jam keluaran aktual dari daftar frekuensi yang dapat dicapai. Nilai default adalah frekuensi terdekat yang dapat dicapai dengan frekuensi yang diinginkan.
Unit Pergeseran Fase	ps or derajat	Menentukan unit pergeseran fasa untuk port jam keluaran yang sesuai, outclk[], dalam pikodetik (ps) atau derajat.
Pergeseran Fase yang Diinginkan	—	Menentukan nilai yang diminta untuk pergeseran fase. Nilai standarnya adalah 0ps.
Pergeseran Fase Aktual	—	Memungkinkan Anda memilih pergeseran fase aktual dari daftar nilai pergeseran fase yang dapat dicapai. Nilai default adalah pergeseran fase terdekat yang dapat dicapai dengan pergeseran fase yang diinginkan.
Siklus Tugas yang Diinginkan	0.0–100.0	Menentukan nilai yang diminta untuk duty cycle. Nilai standarnya adalah 50.0%.
Siklus Tugas Aktual	—	Memungkinkan Anda memilih siklus tugas aktual dari daftar nilai siklus tugas yang dapat dicapai. Nilai default adalah duty cycle terdekat yang dapat dicapai dengan duty cycle yang diinginkan.
Faktor Kalikan (Penghitung-M) (2)	4–511	Menentukan faktor perkalian M-counter. Kisaran legal penghitung M adalah 4–511. Namun, pembatasan frekuensi PFD legal minimum dan frekuensi VCO legal maksimum membatasi rentang penghitung M efektif hingga 4–160.
Faktor Pembagi (Penghitung-N) (2)	1–511	Menentukan faktor pembagian N-counter. Kisaran hukum penghitung N adalah 1–511. Namun, pembatasan frekuensi PFD legal minimum membatasi jangkauan efektif penghitung N menjadi 1–80.
Faktor Pembagi (Penghitung-C) (2)	1–511	Menentukan faktor pembagian untuk jam keluaran (penghitung-C).

Parameter ini hanya tersedia bila Aktifkan parameter jam output fisik dinonaktifkan.

Parameter ini hanya tersedia saat Mengaktifkan parameter jam output fisik diaktifkan.

Parameter Inti IP IOPLL – Tab Pengaturan

Tabel 2. Parameter Inti IP IOPLL – Tab Pengaturan

Parameter	Nilai Hukum	Keterangan
Prasetel Bandwidth PLL	Rendah, Sedang, atau Tinggi	Menentukan pengaturan preset bandwidth PLL. Pilihan default adalah Rendah.
Reset Otomatis PLL	Hidupkan atau Matikan	Secara otomatis mengatur ulang PLL saat kehilangan kunci.
Buat input kedua clk 'refclk1'	Hidupkan atau Matikan	Nyalakan untuk menyediakan jam cadangan yang terpasang pada PLL Anda yang dapat beralih dengan jam referensi asli Anda.
Frekuensi Jam Referensi Kedua	—	Memilih frekuensi sinyal clock input kedua. Nilai standarnya adalah Frekuensi 100.0 MHz. Nilai minimum dan maksimum tergantung pada perangkat yang digunakan.
Buat sinyal 'active_clk' untuk menunjukkan jam input yang digunakan	Hidupkan atau Matikan	Aktifkan untuk membuat keluaran activeclk. Keluaran activeclk menunjukkan jam masukan yang sedang digunakan oleh PLL. Sinyal keluaran rendah menunjukkan refclk dan sinyal keluaran tinggi menunjukkan refclk1.
Buat sinyal 'clkbad' untuk setiap jam masukan	Hidupkan atau Matikan	Nyalakan untuk membuat dua keluaran clkbad, satu untuk setiap jam masukan. Sinyal keluaran rendah menunjukkan jam berfungsi dan sinyal keluaran tinggi menunjukkan jam tidak berfungsi.
Mode Peralihan	Peralihan Otomatis, Peralihan Manual, atau Pengalihan Otomatis dengan Penggantian Manual	Menentukan mode peralihan untuk aplikasi desain. IP mendukung tiga mode peralihan: • Jika Anda memilih Peralihan Otomatis mode, sirkuit PLL memonitor jam referensi yang dipilih. Jika satu jam berhenti, sirkuit secara otomatis beralih ke jam cadangan dalam beberapa siklus jam dan memperbarui sinyal status, clkbad dan activeclk. • Jika Anda memilih Peralihan Manual mode, ketika sinyal kontrol, extswitch, berubah dari logika tinggi ke logika rendah, dan tetap rendah setidaknya selama tiga siklus jam, jam input beralih ke jam lainnya. Extswitch dapat dihasilkan dari logika inti FPGA atau pin input. • Jika Anda memilih Pengalihan Otomatis dengan Penggantian Manual mode, ketika sinyal extswitch rendah, ini mengesampingkan fungsi sakelar otomatis. Selama extswitch tetap rendah, tindakan peralihan lebih lanjut diblokir. Untuk memilih mode ini, dua sumber jam Anda harus berjalan dan frekuensi kedua jam tidak boleh berbeda lebih dari 20%. Jika kedua jam tidak pada frekuensi yang sama, tetapi perbedaan periodenya berada dalam 20%, blok deteksi kehilangan jam dapat mendeteksi jam yang hilang. PLL kemungkinan besar tidak terkunci setelah peralihan input jam PLL dan perlu waktu untuk mengunci lagi.
Penundaan Peralihan	0–7	Menambahkan penundaan siklus dalam jumlah tertentu ke proses peralihan. Nilai default adalah 0.
Akses ke port keluaran PLL LVDS_CLK/ LOADEN	Dengan disabilitas, Aktifkan LVDS_CLK/ BEBAN 0, atau Aktifkan LVDS_CLK/ BEBAN 0 & 1	Memilih Aktifkan LVDS_CLK/LOADEN 0 or Aktifkan LVDS_CLK/ LOADEN 0 & 1 untuk mengaktifkan PLL lvds_clk atau memuat port output. Mengaktifkan parameter ini jika PLL mengumpan blok LVDS SERDES dengan PLL eksternal. Saat menggunakan port outclk I/O PLL dengan port LVDS, outclk[0..3] digunakan untuk port lvds_clk[0,1] dan loaden[0,1], outclk4 dapat digunakan untuk port coreclk.
Aktifkan akses ke port keluaran PLL DPA	Hidupkan atau Matikan	Hidupkan untuk mengaktifkan port keluaran PLL DPA.
*lanjutan…*

Parameter	Nilai Hukum	Keterangan
Aktifkan akses ke port keluaran jam eksternal PLL	Hidupkan atau Matikan	Hidupkan untuk mengaktifkan port output jam eksternal PLL.
Menentukan outclk mana yang akan digunakan sebagai sumber extclk_out[0].	C0 – C8	Menentukan port outclk yang akan digunakan sebagai sumber extclk_out[0].
Menentukan outclk mana yang akan digunakan sebagai sumber extclk_out[1].	C0 – C8	Menentukan port outclk yang akan digunakan sebagai sumber extclk_out[1].

Tab Bertingkat

Tabel 3. Parameter Inti IP IOPLL – Tab Cascading3

Parameter	Nilai Hukum	Keterangan
Buat sinyal 'kaskade keluar' untuk terhubung dengan PLL hilir	Hidupkan atau Matikan	Hidupkan untuk membuat port cascade_out, yang menunjukkan bahwa PLL ini adalah sumber dan terhubung dengan PLL tujuan (hilir).
Menentukan outclk mana yang akan digunakan sebagai sumber kaskade	0–8	Menentukan sumber kaskade.
Buat sinyal adjpllin atau cclk untuk terhubung dengan PLL upstream	Hidupkan atau Matikan	Nyalakan untuk membuat port input, yang menunjukkan bahwa PLL ini adalah tujuan dan terhubung dengan PLL sumber (hulu).

Tab Konfigurasi Ulang Dinamis

Tabel 4. Parameter Inti IP IOPLL – Tab Konfigurasi Ulang Dinamis

Parameter	Nilai Hukum	Keterangan
Aktifkan konfigurasi ulang dinamis PLL	Hidupkan atau Matikan	Aktifkan konfigurasi ulang dinamis dari PLL ini (bersamaan dengan PLL Reconfig Intel FPGA IP core).
Aktifkan akses ke port pergeseran fase dinamis	Hidupkan atau Matikan	Nyalakan antarmuka pergeseran fasa dinamis dengan PLL.
Opsi Generasi MIF (3)	Menghasilkan MIF baru File, Tambahkan Konfigurasi ke MIF yang Ada File, Dan Buat MIF File selama Generasi IP	Buat .mif baru file berisi konfigurasi I/O PLL saat ini, atau menambahkan konfigurasi ini ke .mif yang sudah ada file. Anda dapat menggunakan .mif ini file selama rekonfigurasi dinamis untuk mengkonfigurasi ulang I/O PLL ke pengaturan saat ini.
Jalan menuju MIF Baru file (4)	—	Masukkan lokasi dan file nama .mif baru file yang akan diciptakan.
Jalur ke MIF yang Ada file (5)	—	Masukkan lokasi dan file nama .mif yang ada file Anda berniat untuk menambahkan.
*lanjutan…*

Parameter ini hanya tersedia saat Aktifkan konfigurasi ulang dinamis PLL diaktifkan.

Parameter ini hanya tersedia saat Menghasilkan MIF Baru File dipilih sebagai Generasi MIF
Pilihan.

Parameter	Nilai Hukum	Keterangan
Aktifkan Pergeseran Fase Dinamis untuk Streaming MIF (3)	Hidupkan atau Matikan	Aktifkan untuk menyimpan properti pergeseran fasa dinamis untuk konfigurasi ulang PLL.
Pemilihan Penghitung DPS (6)	C0–C8, Semua C, or M	Memilih penghitung untuk mengalami pergeseran fase dinamis. M adalah penghitung umpan balik dan C adalah penghitung pasca-skala.
Jumlah Pergeseran Fase Dinamis (6)	1–7	Memilih jumlah peningkatan pergeseran fase. Ukuran kenaikan pergeseran fasa tunggal sama dengan 1/8 dari periode VCO. Nilai standarnya adalah 1.
Arah Pergeseran Fase Dinamis (6)	Positif or Negatif	Menentukan arah pergeseran fasa dinamis untuk disimpan ke dalam MIF PLL.

Parameter ini hanya tersedia saat Add Configuration to Existing MIF File dipilih sebagai Opsi Generasi MIF

Parameter Inti IP IOPLL – Tab Parameter Lanjutan

Tabel 5. Parameter Inti IP IOPLL – Tab Parameter Lanjutan

Parameter	Nilai Hukum	Keterangan
Parameter Lanjutan	—	Menampilkan tabel pengaturan PLL fisik yang akan diterapkan berdasarkan masukan Anda.

Deskripsi Fungsional

I/O PLL adalah sistem kontrol frekuensi yang menghasilkan jam keluaran dengan menyinkronkan dirinya sendiri ke jam masukan. PLL membandingkan perbedaan fasa antara sinyal input dan sinyal output dari voltage-controlled oscillator (VCO) kemudian melakukan sinkronisasi fasa untuk mempertahankan sudut fasa (lock) yang konstan pada frekuensi sinyal input atau referensi. Sinkronisasi atau loop umpan balik negatif dari sistem memaksa PLL untuk dikunci fase.
Anda dapat mengonfigurasi PLL sebagai pengganda frekuensi, pembagi, demodulator, generator pelacakan, atau sirkuit pemulihan jam. Anda dapat menggunakan PLL untuk menghasilkan frekuensi yang stabil, memulihkan sinyal dari saluran komunikasi yang bising, atau mendistribusikan sinyal jam ke seluruh desain Anda.

Blok Bangunan dari PLL

Blok utama dari I/O PLL adalah phase frequency detector (PFD), charge pump, loop filter, VCO, dan counter, seperti feedback counter (M), pre-scale counter (N), dan post- pencacah skala (C). Arsitektur PLL tergantung pada perangkat yang Anda gunakan dalam desain Anda.

Parameter ini hanya tersedia saat Aktifkan Pergeseran Fase Dinamis untuk Streaming MIF diaktifkan.

Arsitektur PLL I/O Khas

Istilah berikut biasanya digunakan untuk menggambarkan perilaku PLL:
Waktu penguncian PLL—juga dikenal sebagai waktu akuisisi PLL. Waktu kunci PLL adalah waktu untuk PLL untuk mencapai frekuensi target dan hubungan fase setelah power-up, setelah perubahan frekuensi output yang diprogram, atau setelah reset PLL. Catatan: Perangkat lunak simulasi tidak memodelkan waktu penguncian PLL yang realistis. Simulasi menunjukkan waktu kunci cepat yang tidak realistis. Untuk spesifikasi waktu penguncian sebenarnya, lihat lembar data perangkat.
Resolusi PLL—nilai peningkatan frekuensi minimum dari PLL VCO. Jumlah bit dalam pencacah M dan N menentukan nilai resolusi PLL.
PLL sample rate—FREF sampling frekuensi yang diperlukan untuk melakukan koreksi fase dan frekuensi di PLL. PLL samptingkat file adalah fREF /N.

Kunci PLL

Kunci PLL bergantung pada dua sinyal input dalam detektor frekuensi fasa. Sinyal kunci adalah keluaran asinkron dari PLL. Jumlah siklus yang diperlukan untuk gerbang sinyal kunci tergantung pada jam input PLL yang mencatat sirkuit kunci gerbang. Bagilah waktu kunci maksimum PLL dengan periode jam input PLL untuk menghitung jumlah siklus jam yang diperlukan untuk mengunci sinyal kunci.

Mode Operasi

Inti IP IOPLL mendukung enam mode umpan balik jam yang berbeda. Setiap mode memungkinkan perkalian dan pembagian jam, pergeseran fase, dan pemrograman siklus tugas.

Jam Keluaran

Inti IP IOPLL dapat menghasilkan hingga sembilan sinyal output jam. Sinyal output jam yang dihasilkan mencatat jam inti atau blok eksternal di luar inti.
Anda dapat menggunakan sinyal reset untuk mengatur ulang nilai jam keluaran ke 0 dan menonaktifkan jam keluaran PLL.
Setiap jam keluaran memiliki serangkaian pengaturan yang diminta di mana Anda dapat menentukan nilai yang diinginkan untuk frekuensi keluaran, pergeseran fase, dan siklus kerja. Pengaturan yang diinginkan adalah pengaturan yang ingin Anda terapkan dalam desain Anda.

Nilai aktual untuk frekuensi, pergeseran fasa, dan siklus kerja adalah pengaturan terdekat (perkiraan terbaik dari pengaturan yang diinginkan) yang dapat diimplementasikan dalam rangkaian PLL.

Pengalihan Jam Referensi

Fitur pengalihan jam referensi memungkinkan PLL untuk beralih di antara dua jam masukan referensi. Gunakan fitur ini untuk redundansi jam, atau untuk aplikasi domain jam ganda seperti di sistem. Sistem dapat mengaktifkan jam redundan jika jam utama berhenti bekerja.
Dengan menggunakan fitur pengalihan jam referensi, Anda dapat menentukan frekuensi untuk jam input kedua, dan memilih mode dan penundaan untuk peralihan tersebut.

Deteksi kerugian jam dan blok pengalihan jam referensi memiliki fungsi berikut:

Memantau status jam referensi. Jika jam referensi gagal, jam secara otomatis beralih ke sumber input jam cadangan. Jam memperbarui status sinyal clkbad dan activeclk untuk mengingatkan acara tersebut.
Mengalihkan jam referensi bolak-balik antara dua frekuensi yang berbeda. Gunakan sinyal extswitch untuk mengontrol aksi sakelar secara manual. Setelah peralihan terjadi, PLL mungkin kehilangan kunci sementara dan melalui proses perhitungan.

Cascading PLL-ke-PLL

Jika Anda membuat kaskade PLL dalam desain Anda, PLL sumber (hulu) harus memiliki pengaturan bandwidth rendah, sedangkan PLL tujuan (hilir) harus memiliki pengaturan bandwidth tinggi. Selama cascading, output dari PLL sumber berfungsi sebagai jam referensi (input) dari PLL tujuan. Pengaturan bandwidth PLL bertingkat harus berbeda. Jika pengaturan bandwidth dari PLL yang mengalir sama, PLL yang mengalir mungkin amptingkatkan kebisingan fase pada frekuensi tertentu. Sumber clock input adjpllin digunakan untuk inter-cascading antara PLL fraksional yang dapat dipecah.

Pelabuhan

Tabel 6. Port Inti IP IOPLL

Parameter	Jenis	Kondisi	Keterangan
refclk	Masukan	Diperlukan	Sumber clock referensi yang menggerakkan I/O PLL.
pertama	Masukan	Diperlukan	Port reset asinkron untuk jam keluaran. Dorong port ini tinggi untuk menyetel ulang semua jam keluaran ke nilai 0. Anda harus menyambungkan port ini ke sinyal kontrol pengguna.
fbclk	Masukan	Opsional	Port input umpan balik eksternal untuk I/O PLL. Inti IP IOPLL membuat port ini saat I/O PLL beroperasi dalam mode umpan balik eksternal atau mode buffer tanpa penundaan. Untuk menyelesaikan loop umpan balik, koneksi tingkat papan harus menghubungkan port fbclk dan port output clock eksternal dari I/O PLL.
fboutclk	Keluaran	Opsional	Port yang memberi makan port fbclk melalui sirkuit mimik. Port fboutclk hanya tersedia jika I/O PLL dalam mode umpan balik eksternal.
zdbfbclk.dll	Dua arah	Opsional	Port dua arah yang terhubung ke sirkuit mimik. Port ini harus terhubung ke pin dua arah yang ditempatkan pada pin output khusus umpan balik positif dari I/O PLL. Port zdbfbclk hanya tersedia jika PLL I/O berada dalam mode buffer tunda-nol. Untuk menghindari pantulan sinyal saat menggunakan mode buffer zero-delay, jangan tempatkan board trace pada pin I/O dua arah.
terkunci	Keluaran	Opsional	Inti IP IOPLL mendorong port ini tinggi ketika PLL memperoleh kunci. Port tetap tinggi selama IOPLL terkunci. I/O PLL menegaskan port terkunci ketika fase dan frekuensi jam referensi dan jam umpan balik adalah
*lanjutan…*

Parameter	Jenis	Kondisi	Keterangan
			sama atau dalam toleransi sirkuit kunci. Ketika perbedaan antara dua sinyal clock melebihi toleransi sirkuit kunci, I/O PLL kehilangan kunci.
referensi1	Masukan	Opsional	Sumber jam referensi kedua yang menggerakkan I/O PLL untuk fitur peralihan jam.
extswitch	Masukan	Opsional	Tetapkan sinyal extswitch low (1'b0) selama setidaknya 3 siklus clock untuk mengganti jam secara manual.
aktifclk	Keluaran	Opsional	Sinyal keluaran untuk menunjukkan sumber clock referensi mana yang digunakan oleh I/O PLL.
buruk	Keluaran	Opsional	Sinyal keluaran yang menunjukkan status sumber clock referensi baik atau buruk.
cascade_out	Keluaran	Opsional	Sinyal keluaran yang diumpankan ke PLL I/O hilir.
adjpllin	Masukan	Opsional	Sinyal input yang diumpankan dari PLL I/O hulu.
keluar_[]	Keluaran	Opsional	Keluaran jam dari I/O PLL.

Arsip Panduan Pengguna IOPLL Intel FPGA IP Core

Jika versi inti IP tidak tercantum, panduan pengguna untuk versi inti IP sebelumnya akan berlaku

Versi Inti IP	Panduan Pengguna
17.0	Panduan Pengguna Inti IP Altera I/O Phase-Locked Loop (Altera IOPLL).
16.1	Panduan Pengguna Inti IP Altera I/O Phase-Locked Loop (Altera IOPLL).
16.0	Panduan Pengguna Inti IP Altera I/O Phase-Locked Loop (Altera IOPLL).
15.0	Panduan Pengguna Inti IP Altera I/O Phase-Locked Loop (Altera IOPLL).

Riwayat Revisi Dokumen untuk Panduan Pengguna IOPLL Intel FPGA IP Core

Versi Dokumen	Intel Quartus® Versi Perdana	Perubahan
2019.06.24	18.1	Memperbarui deskripsi untuk input jam khusus di Arsitektur PLL I/O Khas diagram.
2019.01.03	18.1	• Diperbarui Akses ke port keluaran PLL LVDS_CLK/LOADEN parameternya di dalam Parameter Inti IP IOPLL – Tab Pengaturan meja. • Memperbarui deskripsi untuk port zdbfbclk di Port Inti IP IOPLL meja.
2018.09.28	18.1	• Dikoreksi deskripsi untuk extswitch di Port Inti IP IOPLL meja. • Mengganti nama inti IP berikut sesuai rebranding Intel: — Mengubah inti IP IOPLL Altera menjadi inti IP FPGA Intel IOPLL. — Mengubah PLL Reconfig IP core Altera menjadi PLL Reconfig Intel FPGA IP core. — Mengubah inti IP Arria 10 FPLL menjadi inti IP fPLL Intel Arria 10/Cyclone 10 FPGA.

Tanggal	Versi	Perubahan
Juni 2017	2017.06.16	• Menambahkan dukungan untuk perangkat Intel Cyclone 10 GX. • Berganti merek menjadi Intel.
Desember 2016	2016.12.05	Memperbarui deskripsi port pertama dari inti IP.
Juni 2016	2016.06.23	• Parameter Inti IP Diperbarui – Tabel Tab Pengaturan. — Memperbarui deskripsi untuk Manual Switchover dan Automatic Switchover dengan parameter Manual Override. Sinyal kontrol peralihan jam aktif rendah. — Memperbarui deskripsi untuk parameter Switchover Delay. • Menentukan penghitung M dan C untuk parameter Pemilihan Penghitung DPS dalam Parameter Inti IP – Tabel Tab Konfigurasi Ulang Dinamis. • Mengganti nama port clock switchover dari clkswitch menjadi extswitch dalam diagram Arsitektur I/O PLL Khas.
Mei 2016	2016.05.02	Parameter Inti IP yang Diperbarui – Tabel Tab Konfigurasi Ulang Dinamis.
Mei 2015	2015.05.04	Memperbarui deskripsi untuk Mengaktifkan akses ke parameter port keluaran PLL LVDS_CLK/LOADEN di Parameter Inti IP – tabel Tab Pengaturan. Menambahkan tautan ke tabel Antarmuka Sinyal Antara Altera IOPLL dan Altera LVDS SERDES IP Cores di bagian I/O dan I/O Berkecepatan Tinggi di Arria 10 Devices.
Agustus 2014	2014.08.18	Rilis awal.

Dokumen / Sumber Daya

intel UG-01155 IOPLL FPGA IP Inti [Bahasa Indonesia:] Panduan Pengguna
UG-01155 IOPLL FPGA IP Inti, UG-01155, IOPLL FPGA IP Inti, FPGA IP Inti

Referensi

Panduan Pengguna

intel UG-01155 IOPLL FPGA IP Inti

Panduan Pengguna IOPLL Intel® FPGA IP Core