intel UG-01155 IOPLL FPGA IP Core
Оновлено для Intel® Quartus® Prime Design Suite: 18.1
IOPLL Посібник користувача Intel® FPGA IP Core
IP-ядро Intel® FPGA IOPLL дозволяє налаштовувати параметри Intel Arria® 10 і Intel Cyclone® 10 GX I/O PLL.
IP-ядро IOPLL підтримує такі функції:
- Підтримує шість різних режимів тактового зворотного зв'язку: прямий, зовнішній зворотний зв'язок, нормальний, синхронний джерело, буфер нульової затримки та режим LVDS.
- Генерує до дев'яти вихідних сигналів для пристроїв Intel Arria 10 і Intel CycloneM 10 GX.
- Перемикання між двома опорними вхідними тактовими сигналами.
- Підтримує сусідній вхід PLL (adjpllin) для підключення до висхідного PLL у каскадному режимі PLL.
- Генерує ініціалізацію пам'яті File (.mif) і дозволяє динамічну переконфігурацію PLL.
- Підтримує динамічний фазовий зсув PLL.
Пов'язана інформація
- Вступ до Intel FPGA IP Cores
Надає більше інформації про IP-ядра Intel FPGA і редактор параметрів. - Режими роботи на сторінці 9
- Вихідні годинники на сторінці 10
- Довідка Перемикання годинника на сторінці 10
- Каскадування PLL-to-PLL на сторінці 11
- Архів посібника користувача IOPLL Intel FPGA IP Core на сторінці 12
Надає список посібників користувача для попередніх версій IP-ядра IOPLL Intel FPGA.
Підтримка сімейства пристроїв
IP-ядро IOPLL підтримує лише сімейства пристроїв Intel Arria 10 і Intel Cyclone 10 GX.
Основні параметри IOPLL IP
Редактор основних параметрів IP IOPLL відображається в категорії PLL каталогу IP.
| Параметр | Юридична цінність | опис |
| Сімейство пристроїв | Intel Arria 10, Intel
Циклон 10 GX |
Визначає сімейство пристроїв. |
| компонент | — | Визначає цільовий пристрій. |
| Оцінка швидкості | — | Визначає рівень швидкості для цільового пристрою. |
| Режим PLL | Ціле число-N PLL | Визначає режим, який використовується для IP-ядра IOPLL. Єдиний легальний вибір Ціле число N PLL. Якщо вам потрібен дробовий PLL, ви повинні використовувати ядро fPLL Intel Arria 10/Cyclone 10 FPGA IP. |
| Довідкова тактова частота | — | Визначає вхідну частоту для вхідного тактового сигналу refclk у МГц. Значення за замовчуванням 100.0 МГц. Мінімальне та максимальне значення залежить від вибраного пристрою. |
| Увімкнути заблокований вихідний порт | Увімкніть або вимкніть | Увімкніть, щоб увімкнути заблокований порт. |
| Увімкнути фізичні вихідні параметри годинника | Увімкніть або вимкніть | Увімкніть, щоб ввести фізичні параметри лічильника ФАПЧ замість вказівки бажаної вихідної тактової частоти. |
| Режим роботи | прямий, зовнішній зворотний зв'язок, нормально, джерело синхронне, буфер нульової затримки, або lvds | Визначає роботу PLL. Операція за замовчуванням прямий
режим. • Якщо вибрати прямий режимі ФАПЧ мінімізує довжину шляху зворотного зв’язку для створення найменшого можливого тремтіння на виході ФАПЧ. Виходи внутрішнього та зовнішнього синхросигналів ФАПЧ зсунуті по фазі відносно входу тактового сигналу ФАПЧ. У цьому режимі PLL не компенсує жодні тактові мережі. • Якщо вибрати нормально режимі ФАПЧ компенсує затримку внутрішньої тактової мережі, яка використовується на виході тактового сигналу. Якщо PLL також використовується для управління зовнішнім вихідним висновком синхронізації, відбувається відповідний зсув фази сигналу на вихідному висновку. • Якщо вибрати джерело синхронне режимі затримка тактового сигналу від виводу до вхідного регістру вводу/виводу відповідає затримці даних від виводу до вхідного регістру вводу/виводу. • Якщо вибрати зовнішній зворотний зв'язок режимі, ви повинні підключити вхідний порт fbclk до вхідного контакту. З’єднання на рівні плати має з’єднувати як вхідний контакт, так і зовнішній вихідний порт синхронізації, fboutclk. Порт fbclk узгоджено з вхідним годинником. • Якщо вибрати буфер нульової затримки режимі ФАПЧ повинен живити вихід зовнішнього тактового сигналу та компенсувати затримку, введену цим висновком. Сигнал, який спостерігається на виводі, синхронізується з вхідним годинником. Вихід синхронізації PLL підключається до порту altbidir і управляє zdbfbclk як вихідним портом. Якщо PLL також керує внутрішньою тактовою мережею, відбувається відповідний фазовий зсув цієї мережі. • Якщо вибрати lvds у цьому режимі зберігається той самий зв’язок між даними та синхронізацією годинника у внутрішньому регістрі захоплення SERDES. Цей режим компенсує затримки в тактовій мережі LVDS і між виводом даних і вхідним виводом тактового сигналу до шляхів регістру захоплення SERDES. |
| Кількість годинників | 1–9 | Визначає кількість вихідних тактових сигналів, необхідних для кожного пристрою в конструкції PLL. Потрібні параметри для вихідної частоти, фазового зсуву та робочого циклу відображаються залежно від кількості вибраних годинників. |
| Вкажіть частоту VCO | Увімкніть або вимкніть | Дозволяє обмежити частоту VCO до вказаного значення. Це корисно під час створення PLL для зовнішнього режиму LVDS або якщо потрібен певний розмір кроку динамічного зсуву фази. |
| продовження... | ||
| Параметр | Юридична цінність | опис |
| Частота VCO (1) | — | • Коли Увімкнути фізичні вихідні параметри годинника увімкнуто — відображає частоту VCO на основі значень для Довідкова тактова частота, Множник (М-лічильник), і Коефіцієнт поділу (N-лічильник).
• Коли Увімкнути фізичні вихідні параметри годинника вимкнено — дозволяє вказати необхідне значення для частоти VCO. Значення за замовчуванням: 600.0 МГц. |
| Дайте годиннику глобальну назву | Увімкніть або вимкніть | Дозволяє перейменувати назву вихідного годинника. |
| Назва годинника | — | Ім'я годинника користувача для обмежень дизайну резюме (SDC). |
| Бажана частота | — | Визначає вихідну тактову частоту відповідного вихідного тактового порту, outclk[], у МГц. Значення за замовчуванням 100.0 МГц. Мінімальне і максимальне значення залежать від використовуваного пристрою. PLL читає лише цифри в перших шести знаках після коми. |
| Фактична частота | — | Дозволяє вибрати фактичну вихідну тактову частоту зі списку досяжних частот. Значенням за замовчуванням є найближча досяжна частота до бажаної частоти. |
| Одиниці фазового зсуву | ps or ступенів | Визначає одиницю зсуву фази для відповідного вихідного порту синхронізації,
outclk[], у пікосекундах (ps) або градусах. |
| Бажаний зсув фази | — | Визначає необхідне значення для фазового зсуву. Значення за замовчуванням:
0 пс. |
| Фактичний фазовий зсув | — | Дозволяє вибрати фактичний зсув фази зі списку досяжних значень зсуву фази. Значення за замовчуванням є найближчим досяжним зсувом фази до бажаного зсуву фази. |
| Бажаний робочий цикл | 0.0–100.0 | Визначає необхідне значення для робочого циклу. Значення за замовчуванням
50.0%. |
| Фактичний робочий цикл | — | Дозволяє вибрати фактичний робочий цикл зі списку досяжних значень робочого циклу. Значення за замовчуванням є найближчим до бажаного робочого циклу. |
| Множник (М-лічильник)
(2) |
4–511 | Визначає коефіцієнт множення М-лічильника.
Дозволений діапазон лічильника M становить 4–511. Однак обмеження на мінімальну дозволену частоту PFD і максимальну дозволену частоту VCO обмежують ефективний діапазон лічильника M до 4–160. |
| Коефіцієнт поділу (N-лічильник) (2) | 1–511 | Визначає коефіцієнт поділу N-лічильника.
Нормальний діапазон лічильника N становить 1–511. Однак обмеження на мінімальну дозволену частоту PFD обмежують ефективний діапазон лічильника N до 1–80. |
| Коефіцієнт поділу (C-лічильник) (2) | 1–511 | Визначає коефіцієнт ділення для вихідного тактового сигналу (C-лічильник). |
- Цей параметр доступний, лише якщо параметр «Увімкнути фізичні параметри вихідного годинника» вимкнено.
- Цей параметр доступний лише тоді, коли ввімкнено параметр Увімкнути фізичні вихідні параметри годинника.
Основні параметри IOPLL IP – вкладка «Параметри».
Таблиця 2. Основні параметри IOPLL IP – вкладка «Параметри».
| Параметр | Юридична цінність | опис |
| Попереднє налаштування пропускної здатності PLL | Низький, Середній, або Високий | Визначає попередньо встановлене налаштування пропускної здатності PLL. За умовчанням вибрано
Низький. |
| Автоматичне скидання PLL | Увімкніть або вимкніть | Автоматичне самоскидання PLL у разі втрати блокування. |
| Створіть другий вхід clk 'refclk1' | Увімкніть або вимкніть | Увімкніть, щоб забезпечити резервний годинник, підключений до вашої PLL, який може перемикатися з вашим оригінальним опорним годинником. |
| Друга опорна тактова частота | — | Вибирає частоту другого вхідного тактового сигналу. Значення за замовчуванням 100.0 МГц. Мінімальне та максимальне значення залежить від використовуваного пристрою. |
| Створіть сигнал 'active_clk', щоб вказати вхідний годинник, який використовується | Увімкніть або вимкніть | Увімкніть, щоб створити вивід activeclk. Вихід activeclk вказує на вхідний тактовий сигнал, який використовується PLL. Низький вихідний сигнал вказує на refclk, а високий вихідний сигнал вказує на refclk1. |
| Створіть сигнал "clkbad" для кожного вхідного тактового сигналу | Увімкніть або вимкніть | Увімкніть, щоб створити два виходи clkbad, по одному для кожного вхідного тактового сигналу. Низький вихідний сигнал означає, що годинник працює, а високий вихідний сигнал вказує, що годинник не працює. |
| Режим перемикання | Автоматичне перемикання, Ручне перемикання, або Автоматичне перемикання з ручним перевизначенням | Визначає режим перемикання для програми розробки. IP підтримує три режими перемикання:
• Якщо вибрати Автоматичне перемикання режимі схема ФАПЧ контролює вибраний опорний тактовий сигнал. Якщо один годинник зупиняється, схема автоматично перемикається на резервний годинник за кілька тактів і оновлює сигнали стану, clkbad і activeclk. • Якщо вибрати Ручне перемикання режимі, коли керуючий сигнал, extswitch, змінюється з логічного високого на логічний низький і залишається низьким протягом щонайменше трьох тактових циклів, вхідний тактовий сигнал перемикається на інший тактовий сигнал. Extswitch може бути згенерований з логіки ядра FPGA або вхідного контакту. • Якщо ви вибрали Автоматичне перемикання з ручним перевизначенням режимі, коли сигнал зовнішнього перемикача низький, він перекриває функцію автоматичного перемикання. Поки зовнішній перемикач залишається низьким, подальше перемикання блокується. Щоб вибрати цей режим, ваші два джерела тактового сигналу мають бути запущені, а частота двох тактових сигналів не може відрізнятися більш ніж на 20%. Якщо обидва годинники не працюють на однаковій частоті, але різниця їх періодів становить 20%, блок виявлення втрати тактового сигналу може виявити втрачений тактовий сигнал. PLL, швидше за все, вийде з блокування після перемикання вхідного сигналу PLL і потребує часу, щоб знову заблокувати. |
| Затримка перемикання | 0–7 | Додає певну кількість затримки циклу до процесу перемикання. Значення за замовчуванням 0. |
| Доступ до вихідного порту PLL LVDS_CLK/LOADEN | Вимкнено, Увімкнути LVDS_CLK/ НАВАНТАЖЕННЯ 0, або
Увімкнути LVDS_CLK/ ЗАВАНТАЖЕННЯ 0 & 1 |
Виберіть Увімкнути LVDS_CLK/LOADEN 0 or Увімкнути LVDS_CLK/LOADEN 0 & 1 щоб увімкнути вихідний порт PLL lvds_clk або loaden. Вмикає цей параметр, якщо PLL подає зовнішній PLL на блок LVDS SERDES.
При використанні портів outclk I/O PLL з портами LVDS, outclk[0..3] використовується для портів lvds_clk[0,1] і loaden[0,1], outclk4 можна використовувати для портів corelk. |
| Увімкніть доступ до вихідного порту PLL DPA | Увімкніть або вимкніть | Увімкніть, щоб увімкнути вихідний порт PLL DPA. |
| продовження... | ||
| Параметр | Юридична цінність | опис |
| Увімкніть доступ до зовнішнього вихідного порту PLL | Увімкніть або вимкніть | Увімкніть, щоб увімкнути зовнішній вихідний порт синхронізації PLL. |
| Визначає, який outclk використовувати як джерело extclk_out[0]. | C0 – C8 | Визначає порт outclk, який буде використовуватися як джерело extclk_out[0]. |
| Визначає, який outclk використовувати як джерело extclk_out[1]. | C0 – C8 | Визначає порт outclk, який буде використовуватися як джерело extclk_out[1]. |
Каскадна вкладка
Таблиця 3. Основні параметри IOPLL IP – Каскадна вкладка3
| Параметр | Юридична цінність | опис |
| Створіть "каскадний вихідний" сигнал для з'єднання з низхідною системою ФАПЧ | Увімкніть або вимкніть | Увімкніть, щоб створити порт cascade_out, який вказує, що цей PLL є джерелом і з’єднується з одержувачем (низхідним) PLL. |
| Визначає, який outclk використовувати як каскадне джерело | 0–8 | Визначає каскадне джерело. |
| Створіть сигнал adjpllin або cclk для підключення до висхідного PLL | Увімкніть або вимкніть | Увімкніть, щоб створити вхідний порт, який вказує, що цей PLL є одержувачем і з’єднується з вихідним (вихідним) PLL. |
Вкладка «Динамічна реконфігурація».
Таблиця 4. Основні параметри IOPLL IP – вкладка «Динамічна реконфігурація».
| Параметр | Юридична цінність | опис |
| Увімкнути динамічну реконфігурацію PLL | Увімкніть або вимкніть | Увімкніть динамічну реконфігурацію цього PLL (у поєднанні з PLL Reconfig Intel FPGA IP core). |
| Увімкніть доступ до портів динамічного зсуву фази | Увімкніть або вимкніть | Увімкніть інтерфейс динамічного фазового зсуву з PLL. |
| Параметр генерації MIF (3) | Генерувати Новий MIF File, Додайте конфігурацію до існуючого MIF File, і Створіть MIF File під час генерації IP | Або створіть новий .mif file що містить поточну конфігурацію PLL введення/виведення, або додайте цю конфігурацію до існуючого .mif file. Ви можете використовувати цей .mif file під час динамічної реконфігурації, щоб повторно конфігурувати систему PLL вводу/виводу до її поточних налаштувань. |
| Шлях до нового MIF file (4) | — | Введіть місцезнаходження та file назва нового .mif file бути створеним. |
| Шлях до існуючого MIF file (5) | — | Введіть місцезнаходження та file ім'я існуючого .mif file ви збираєтеся додати. |
| продовження... | ||
- Цей параметр доступний лише тоді, коли ввімкнено Enable dynamic reconfiguration of PLL.
- Цей параметр доступний лише під час створення нового MIF File вибрано як MIF Generation
Варіант.Параметр Юридична цінність опис Увімкнути динамічний фазовий зсув для MIF-потоку (3) Увімкніть або вимкніть Увімкніть, щоб зберегти властивості динамічного фазового зсуву для реконфігурації PLL. Вибір лічильника DPS (6) C0 – C8, Всі C, or M
Вибирає лічильник для динамічного зсуву фази. M — лічильник зворотного зв’язку, а C — лічильники після шкали. Кількість динамічних фазових зрушень (6) 1–7 Вибирає кількість кроків фазового зсуву. Розмір одного приросту фазового зсуву дорівнює 1/8 періоду VCO. Значення за замовчуванням: 1. Напрямок динамічного зсуву фази (6) Позитивний or Негативний
Визначає напрямок динамічного фазового зсуву для збереження в PLL MIF. - Цей параметр доступний лише під час додавання конфігурації до існуючого MIF File вибрано як Параметр створення MIF
Основні параметри IOPLL IP – вкладка «Додаткові параметри».
Таблиця 5. Основні параметри IOPLL IP – вкладка «Додаткові параметри».
| Параметр | Юридична цінність | опис |
| Розширені параметри | — | Відображає таблицю фізичних налаштувань ФАПЧ, які будуть реалізовані на основі ваших введених даних. |
Функціональний опис
- Система ФАПЧ вводу-виводу — це система керування частотою, яка генерує вихідний тактовий сигнал шляхом синхронізації з вхідним тактовим сигналом. ФАПЧ порівнює різницю фаз між вхідним сигналом і вихідним сигналом обtagгенератор з електронним керуванням (VCO), а потім виконує фазову синхронізацію для підтримки постійного фазового кута (блокування) на частоті вхідного або опорного сигналу. Синхронізація або цикл негативного зворотного зв'язку системи змушує ФАПЧ бути фазовою автопідстроюванням.
- Ви можете налаштувати ФАПЧ як помножувачі частоти, дільники, демодулятори, генератори стеження або схеми відновлення тактової частоти. Ви можете використовувати PLL для генерації стабільних частот, відновлення сигналів із зашумленого каналу зв’язку або розподілу тактових сигналів по всій конструкції.
Будівельні блоки PLL
Основними блоками системи ФАПЧ вводу/виводу є фазово-частотний детектор (PFD), насос заряду, контурний фільтр, VCO та лічильники, такі як лічильник зворотного зв’язку (M), лічильник попередньої шкали (N) і пост-лічильник. лічильники шкали (C). Архітектура PLL залежить від пристрою, який ви використовуєте у своєму проекті.
Цей параметр доступний, лише якщо ввімкнено параметр «Увімкнути динамічний фазовий зсув для потокового передавання MIF».
Типова архітектура PLL вводу/виводу
- Для опису поведінки PLL зазвичай використовуються такі терміни:
Час блокування PLL — також відомий як час отримання PLL. Час блокування ФАПЧ — це час, протягом якого ФАПЧ досягає цільової частоти та співвідношення фаз після ввімкнення, після запрограмованої зміни вихідної частоти або після скидання ФАПЧ. Примітка. Програмне забезпечення для моделювання не моделює реалістичний час блокування PLL. Симуляція показує нереально швидкий час блокування. Фактичну специфікацію часу блокування див. у таблиці даних пристрою. - Роздільна здатність PLL — мінімальне значення приросту частоти VCO PLL. Кількість бітів у лічильниках M і N визначає значення роздільної здатності PLL.
- PLL sample rate — FREF sampчастоти, необхідної для виконання фазової та частотної корекції в ФАПЧ. PLL sampшвидкість fREF /N.
Блокування PLL
Блокування ФАПЧ залежить від двох вхідних сигналів у фазочастотному детекторі. Сигнал блокування є асинхронним виходом PLL. Кількість циклів, необхідних для стробування сигналу блокування, залежить від вхідного тактового сигналу PLL, який тактує схему стробованого блокування. Розділіть максимальний час блокування PLL на період вхідного тактового сигналу PLL, щоб обчислити кількість тактових циклів, необхідних для стробування сигналу блокування.
Режими роботи
IP-ядро IOPLL підтримує шість різних режимів зворотного зв'язку. Кожен режим дозволяє множити та ділити годинник, зрушувати фазу та програмувати робочий цикл.
Вихідні годинники
- IP-ядро IOPLL може генерувати до дев'яти вихідних сигналів. Згенеровані тактові вихідні сигнали синхронізують ядро або зовнішні блоки поза ядром.
- Ви можете використовувати сигнал скидання, щоб скинути значення вихідного тактового сигналу до 0 і вимкнути вихідні тактові частоти PLL.
- Кожен вихідний синхроимпульс має набір запитаних налаштувань, де можна вказати бажані значення для вихідної частоти, фазового зсуву та робочого циклу. Бажані налаштування – це налаштування, які ви хочете застосувати у своєму дизайні.
- Фактичні значення для частоти, фазового зсуву та шпаруватості є найближчими параметрами (найкращим наближенням бажаних параметрів), які можна реалізувати в схемі ФАПЧ.
Перемикання еталонного годинника
Функція перемикання опорного тактового сигналу дозволяє ФАПЧ перемикатися між двома опорними вхідними тактовими сигналами. Використовуйте цю функцію для резервування тактового сигналу або для програми домену з подвійним тактовим сигналом, наприклад, у системі. Система може ввімкнути резервний годинник, якщо основний годинник припиняє працювати.
Використовуючи функцію перемикання еталонного тактового сигналу, ви можете вказати частоту для другого вхідного тактового сигналу та вибрати режим і затримку для перемикання.
Блок виявлення втрати тактового сигналу та блок перемикання опорного тактового сигналу має такі функції:
- Контролює стан опорного годинника. Якщо опорний годинник виходить з ладу, годинник автоматично перемикається на резервне джерело вхідного сигналу. Годинник оновлює статус сигналів clkbad і activeclk, щоб попередити про подію.
- Перемикає еталонний годинник вперед і назад між двома різними частотами. Використовуйте сигнал extswitch, щоб вручну керувати дією перемикача. Після перемикання PLL може тимчасово втратити блокування та пройти процес розрахунку.
Каскадування PLL-to-PLL
Якщо у вашому проекті ви використовуєте каскад PLL, вихідний (вхідний) PLL повинен мати параметр низької смуги пропускання, тоді як кінцевий (низхідний) PLL повинен мати параметр високої смуги пропускання. Під час каскадування вихід джерела ФАПЧ служить опорним тактовим сигналом (входом) ФАПЧ призначення. Параметри пропускної здатності каскадних систем ФАПЧ мають відрізнятися. Якщо параметри смуги пропускання каскадних PLL однакові, каскадні PLL можуть amplify фазовий шум на певних частотах. Джерело вхідного тактового сигналу adjpllin використовується для каскадування між розривними дробовими ФАПЧ.
Порти
Таблиця 6. Основні IP-порти IOPLL
| Параметр | Тип | Хвороба | опис |
| refclk | Введення | Обов'язковий | Джерело еталонного тактового сигналу, яке керує системою PLL введення/виведення. |
| перший | Введення | Обов'язковий | Порт асинхронного скидання для вихідних годинників. Увімкніть цей порт у високий рівень, щоб скинути всі вихідні годинники до значення 0. Ви повинні підключити цей порт до сигналу керування користувачем. |
| fbclk | Введення | Додатково | Вхідний порт зовнішнього зворотного зв'язку для системи ФАПЧ вводу/виводу.
IP-ядро IOPLL створює цей порт, коли PLL вводу/виводу працює в режимі зовнішнього зворотного зв’язку або в режимі буфера з нульовою затримкою. Щоб завершити цикл зворотного зв'язку, з'єднання на рівні плати має з'єднати порт fbclk і зовнішній вихідний порт тактової частоти PLL введення/виведення. |
| fboutclk | Вихід | Додатково | Порт, який живить порт fbclk через імітаційну схему.
Порт fboutclk доступний, лише якщо PLL вводу/виводу знаходиться в режимі зовнішнього зворотного зв'язку. |
| zdbfbclk | Двонаправлений | Додатково | Двонаправлений порт, який підключається до імітаційної схеми. Цей порт має підключатися до двонаправленого контакту, який розміщено на спеціальному вихідному контакті позитивного зворотного зв’язку PLL вводу/виводу.
Порт zdbfbclk доступний, лише якщо PLL вводу/виводу знаходиться в режимі буфера без затримки. Щоб уникнути відбиття сигналу під час використання режиму буфера з нульовою затримкою, не розміщуйте траси плати на двонаправленому контакті введення/виведення. |
| заблокований | Вихід | Додатково | IP-ядро IOPLL керує цим портом високим рівнем, коли PLL отримує блокування. Порт залишається високим, поки IOPLL заблоковано. PLL вводу/виводу заявляє про заблокований порт, коли фази та частоти опорного тактового сигналу та тактового сигналу зворотного зв’язку є рівними |
| продовження... | |||
| Параметр | Тип | Хвороба | опис |
| те саме або в межах допуску схеми замку. Коли різниця між двома тактовими сигналами перевищує допустиме відхилення схеми блокування, PLL вводу/виводу втрачає блокування. | |||
| refclk1 | Введення | Додатково | Друге опорне джерело тактового сигналу, яке керує системою PLL введення/виведення для функції перемикання тактового сигналу. |
| зовнішній перемикач | Введення | Додатково | Встановіть низький рівень сигналу зовнішнього перемикача (1'b0) принаймні на 3 такти, щоб вручну перемкнути годинник. |
| activeclk | Вихід | Додатково | Вихідний сигнал для вказівки, яке опорне джерело синхронізації використовується системою PLL вводу/виводу. |
| clkbad | Вихід | Додатково | Вихідний сигнал, який вказує на стан джерела еталонного тактового сигналу, хороший чи поганий. |
| cascade_out | Вихід | Додатково | Вихідний сигнал, який надходить у систему ФАПЧ введення/виведення. |
| adjpllin | Введення | Додатково | Вхідний сигнал, який подається від висхідного входу/виводу PLL. |
| outclk_[] | Вихід | Додатково | Вихідний годинник з I/O PLL. |
Архів посібника користувача IOPLL Intel FPGA IP Core
Якщо версії ядра IP немає в списку, застосовується посібник користувача для попередньої версії ядра IP
| Версія IP Core | Посібник користувача |
| 17.0 | Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide |
| 16.1 | Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide |
| 16.0 | Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide |
| 15.0 | Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide |
Історія переглядів документів для посібника користувача IOPLL Intel FPGA IP Core
| Версія документа | Intel Quartus® Основна версія | Зміни |
| 2019.06.24 | 18.1 | Оновлено опис виділених входів годинника в Типова архітектура PLL вводу/виводу діаграма. |
| 2019.01.03 | 18.1 | • Оновлено Доступ до вихідного порту PLL LVDS_CLK/LOADEN
параметр у Основні параметри IOPLL IP – вкладка «Параметри». стіл. • Оновлено опис порту zdbfbclk у Основні IP-порти IOPLL стіл. |
| 2018.09.28 | 18.1 | • Виправлено опис для extswitch у Основні IP-порти IOPLL
стіл. • Перейменовано такі IP-ядра відповідно до ребрендингу Intel: — Змінено IP-ядро Altera IOPLL на IP-ядро IOPLL Intel FPGA. — Ядро Altera PLL Reconfig IP змінено на ядро PLL Reconfig Intel FPGA IP. — Ядро Arria 10 FPLL IP змінено на ядро fPLL Intel Arria 10/Cyclone 10 FPGA IP. |
| Дата | Версія | Зміни |
| червень 2017 р | 2017.06.16 | • Додано підтримку пристроїв Intel Cyclone 10 GX.
• Перейменовано в Intel. |
| грудень 2016 р | 2016.12.05 | Оновлено опис першого порту ядра IP. |
| червень 2016 р | 2016.06.23 | • Оновлені параметри ядра IP – таблиця вкладки «Параметри».
— Оновлено опис для ручного перемикання та автоматичного перемикання з ручним перевизначенням параметрів. Сигнал керування перемиканням годинника активний низький. — Оновлено опис параметра затримки перемикання. • Визначені лічильники M і C для параметра вибору лічильника DPS у параметрах ядра IP – таблиця вкладки динамічної реконфігурації. • Змінено назву порту перемикання тактового сигналу з clkswitch на extswitch на типовій схемі архітектури PLL введення/виведення. |
| Травень 2016 | 2016.05.02 | Оновлені основні параметри IP – таблиця вкладки динамічної реконфігурації. |
| Травень 2015 | 2015.05.04 | Оновлено опис параметра «Увімкнути доступ до вихідного порту PLL LVDS_CLK/LOADEN» у таблиці «Параметри ядра IP – вкладка «Параметри». Додано посилання на таблицю Інтерфейс сигналу між Altera IOPLL і Altera LVDS SERDES IP Cores у розділі «Введення-виведення» та «Високошвидкісне введення-виведення» в розділі «Пристрої Arria 10». |
| Серпень 2014 | 2014.08.18 | Початковий випуск. |
Документи / Ресурси
 |
intel UG-01155 IOPLL FPGA IP Core [pdfПосібник користувача UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core |
