Intel UG-01155 IOPLL FPGA IP Çekirdeği

Intel® Quartus® Prime Design Suite için güncellendi: 18.1

IOPLL Intel® FPGA IP Çekirdeği Kullanıcı Kılavuzu

IOPLL Intel® FPGA IP çekirdeği, Intel Arria® 10 ve Intel Cyclone® 10 GX I/O PLL'nin ayarlarını yapılandırmanıza olanak tanır.

IOPLL IP çekirdeği aşağıdaki özellikleri destekler:

• Altı farklı saat geri bildirim modunu destekler: doğrudan, harici geri bildirim, normal, kaynak senkronize, sıfır gecikmeli arabellek ve LVDS modu.
• Intel Arria 10 ve Intel CycloneM 10 GX cihazları için dokuz adede kadar saat çıkış sinyali üretir.
• İki referans giriş saati arasında geçiş yapar.
• PLL basamaklı modunda yukarı akışlı bir PLL'ye bağlanmak için bitişik PLL (adjpllin) girişini destekler.
• Bellek Başlatmayı Oluşturur File (.mif) ve PLL dinamikVyeniden yapılandırmasına izin verir.
• PLL dinamik faz kaymasını destekler.

İlgili Bilgiler

• Intel FPGA IP Çekirdeklerine Giriş
  Intel FPGA IP çekirdekleri ve parametre düzenleyici hakkında daha fazla bilgi sağlar.
• Çalışma Modları sayfa 9
• Çıkış Saatleri sayfa 10
• Referans Saat Geçişi sayfa 10
• PLL'den PLL'ye Basamaklı Bağlantı sayfa 11
• IOPLL Intel FPGA IP Core Kullanıcı Kılavuzu Arşivleri sayfa 12

IOPLL Intel FPGA IP çekirdeğinin önceki sürümleri için kullanıcı kılavuzlarının bir listesini sağlar.

Cihaz Ailesi Desteği

IOPLL IP çekirdeği yalnızca Intel Arria 10 ve Intel Cyclone 10 GX cihaz ailelerini destekler.

IOPLL IP Çekirdek Parametreleri

IOPLL IP temel parametre düzenleyicisi, IP Kataloğunun PLL kategorisinde görünür.

1. Bu parametre yalnızca Fiziksel çıkış saati parametrelerini etkinleştir seçeneği kapatıldığında kullanılabilir.
2. Bu parametre yalnızca Fiziksel çıkış saati parametrelerini etkinleştir açık olduğunda kullanılabilir.

IOPLL IP Çekirdek Parametreleri – Ayarlar Sekmesi

Tablo 2. IOPLL IP Temel Parametreleri – Ayarlar Sekmesi

Basamaklı Sekme

Tablo 3. IOPLL IP Temel Parametreleri – Basamaklı Sekme3

Dinamik Yeniden Yapılandırma Sekmesi

Tablo 4. IOPLL IP Çekirdek Parametreleri – Dinamik Yeniden Yapılandırma Sekmesi

1. Bu parametre yalnızca PLL'nin dinamik yeniden yapılandırmasını etkinleştir açık olduğunda kullanılabilir.
2. Bu parametre yalnızca Yeni MIF Oluşturulduğunda kullanılabilir File MIF Kuşağı olarak seçildi
   Seçenek.

   Parametre	Yasal Değer	Tanım
   MIF Akışı için Dinamik Faz Kaymasını Etkinleştir (3)	Açın veya Kapatın	PLL'nin yeniden yapılandırılması için dinamik faz kayması özelliklerini depolamak üzere açın.
   DPS Sayaç Seçimi (6)	C0–C8, Hepsi C, or M	Dinamik faz değişimine tabi tutulacak sayacı seçer. M geri besleme sayacıdır ve C ölçek sonrası sayaçlardır.
   Dinamik Faz Kayması Sayısı (6)	1–7	Faz kaydırma artışlarının sayısını seçer. Tek faz kaydırma artışının boyutu VCO periyodunun 1/8'ine eşittir. Varsayılan değer: 1.
   Dinamik Faz Kayması Yönü (6)	Olumlu or Negatif	PLL MIF'de depolanacak dinamik faz kaydırma yönünü belirler.

3. Bu parametre yalnızca Yapılandırmayı Mevcut MIF'ye Eklediğinizde kullanılabilir File MIF Oluşturma Seçeneği olarak seçilir

IOPLL IP Çekirdek Parametreleri – Gelişmiş Parametreler Sekmesi

Tablo 5. IOPLL IP Çekirdek Parametreleri – Gelişmiş Parametreler Sekmesi

İşlevsel Açıklama

• G/Ç PLL, kendisini bir giriş saatiyle senkronize ederek bir çıkış saati üreten bir frekans kontrol sistemidir. PLL, bir ses biriminin giriş sinyali ile çıkış sinyali arasındaki faz farkını karşılaştırır.tage-kontrollü osilatör (VCO) ve daha sonra giriş veya referans sinyalinin frekansında sabit bir faz açısını (kilitleme) korumak için faz senkronizasyonu gerçekleştirir. Sistemin senkronizasyonu veya negatif geri besleme döngüsü, PLL'yi faz kilitlemeli olmaya zorlar.
• PLL'leri frekans çarpanları, bölücüler, demodülatörler, izleme oluşturucuları veya saat kurtarma devreleri olarak yapılandırabilirsiniz. Sabit frekanslar oluşturmak, gürültülü bir iletişim kanalından sinyalleri kurtarmak veya saat sinyallerini tasarımınız boyunca dağıtmak için PLL'leri kullanabilirsiniz.

PLL'nin Yapı Taşları

G/Ç PLL'nin ana blokları, faz frekansı dedektörü (PFD), şarj pompası, döngü filtresi, VCO ve geri besleme sayacı (M), ön ölçek sayacı (N) ve son ölçüm sayacı gibi sayaçlardır. ölçek sayaçları (C). PLL mimarisi tasarımınızda kullandığınız cihaza bağlıdır.

Bu parametre yalnızca MIF Akışı için Dinamik Faz Kaymasını Etkinleştir açık olduğunda kullanılabilir.

Tipik G/Ç PLL Mimarisi

• Bir PLL'nin davranışını tanımlamak için yaygın olarak aşağıdaki terimler kullanılır:
  PLL kilitlenme süresi—ayrıca PLL edinme süresi olarak da bilinir. PLL kilit süresi, PLL'nin güç açıldıktan sonra, programlanmış bir çıkış frekansı değişikliğinden sonra veya bir PLL sıfırlamasından sonra hedef frekans ve faz ilişkisine ulaşma süresidir. Not: Simülasyon yazılımı gerçekçi bir PLL kilitlenme süresini modellemez. Simülasyon gerçekçi olmayan derecede hızlı bir kilitlenme süresi gösteriyor. Gerçek kilitlenme süresi spesifikasyonu için cihazın veri sayfasına bakın.
• PLL çözünürlüğü—bir PLL VCO'nun minimum frekans artış değeri. M ve N sayaçlarındaki bit sayısı PLL çözünürlük değerini belirler.
• PLL'lerampdosya hızı—FREF lerampPLL'de faz ve frekans düzeltmesini gerçekleştirmek için gereken Ling frekansı. PLL'lerampdosya hızı fREF /N'dir.

PLL Kilidi

PLL kilidi, faz frekans dedektöründeki iki giriş sinyaline bağlıdır. Kilit sinyali PLL'lerin asenkron çıkışıdır. Kilit sinyalini kapatmak için gereken döngü sayısı, kapılı kilit devresini saatleyen PLL giriş saatine bağlıdır. Kilit sinyalini kapatmak için gereken saat döngüsü sayısını hesaplamak için PLL'nin maksimum kilit süresini PLL giriş saatinin periyoduna bölün.

Çalışma Modları

IOPLL IP çekirdeği altı farklı saat geri bildirim modunu destekler. Her mod saatin çarpımına ve bölünmesine, faz kaydırmaya ve görev döngüsü programlamaya olanak tanır.

Çıkış Saatleri

• IOPLL IP çekirdeği dokuza kadar saat çıkış sinyali üretebilir. Üretilen saat çıkış sinyalleri çekirdeği veya çekirdeğin dışındaki harici blokları saatlendirir.
• Çıkış saati değerini 0'a sıfırlamak ve PLL çıkış saatlerini devre dışı bırakmak için sıfırlama sinyalini kullanabilirsiniz.
• Her çıkış saatinde, çıkış frekansı, faz kayması ve görev döngüsü için istenen değerleri belirtebileceğiniz bir dizi istenen ayar bulunur. İstenilen ayarlar, tasarımınızda uygulamak istediğiniz ayarlardır.
• Frekans, faz kayması ve görev döngüsüne ilişkin gerçek değerler, PLL devresinde uygulanabilecek en yakın ayarlardır (istenen ayarların en iyi yaklaşık değeri).

Referans Saati Geçişi

Referans saati geçiş özelliği, PLL'nin iki referans giriş saati arasında geçiş yapmasına olanak tanır. Bu özelliği saat yedekliliği için veya bir sistemdeki gibi çift saat etki alanı uygulaması için kullanın. Birincil saatin çalışması durursa sistem yedek saati açabilir.
Referans saati geçiş özelliğini kullanarak ikinci giriş saati için frekansı belirleyebilir ve geçiş için modu ve gecikmeyi seçebilirsiniz.

Saat kaybı algılama ve referans saat geçiş bloğu aşağıdaki işlevlere sahiptir:

• Referans saat durumunu izler. Referans saati arızalanırsa saat otomatik olarak yedek saat giriş kaynağına geçer. Saat, olayı uyarmak için clkbad ve activeclk sinyallerinin durumunu günceller.
• Referans saatini iki farklı frekans arasında ileri geri değiştirir. Anahtar eylemini manuel olarak kontrol etmek için harici anahtar sinyalini kullanın. Bir geçiş gerçekleştikten sonra PLL geçici olarak kilidini kaybedebilir ve hesaplama sürecine girebilir.

PLL'den PLL'ye Basamaklı

Tasarımınızda PLL'leri basamaklandırırsanız, kaynak (yukarı akış) PLL'nin düşük bant genişliği ayarına sahip olması gerekirken, hedef (aşağı akış) PLL'nin yüksek bant genişliği ayarına sahip olması gerekir. Basamaklama sırasında kaynak PLL'nin çıkışı, hedef PLL'nin referans saati (girişi) görevi görür. Basamaklı PLL'lerin bant genişliği ayarları farklı olmalıdır. Kademeli PLL'lerin bant genişliği ayarları aynıysa, kademeli PLL'ler ampBelirli frekanslarda lify faz gürültüsü. Adjplin giriş saat kaynağı, kırılabilir kesirli PLL'ler arasındaki basamaklandırma için kullanılır.

Limanlar

Tablo 6. IOPLL IP Çekirdek Bağlantı Noktaları

IOPLL Intel FPGA IP Core Kullanıcı Kılavuzu Arşivleri

Bir IP çekirdek sürümü listelenmiyorsa önceki IP çekirdek sürümünün kullanım kılavuzu geçerli olur

IOPLL Intel FPGA IP Core Kullanıcı Kılavuzu için Belge Revizyon Geçmişi

Belgeler / Kaynaklar

Intel UG-01155 IOPLL FPGA IP Çekirdeği [pdf] Kullanıcı Kılavuzu UG-01155 IOPLL FPGA IP Çekirdeği, UG-01155, IOPLL FPGA IP Çekirdeği, FPGA IP Çekirdeği

Referanslar

• Kullanıcı Kılavuzu