intel UG-01155 IOPLL FPGA IP jezgra

Ažurirano za Intel® Quartus® Prime Design Suite: 18.1

IOPLL Intel® FPGA IP Core korisnički priručnik

IOPLL Intel® FPGA IP jezgra omogućuje vam da konfigurirate postavke Intel Arria® 10 i Intel Cyclone® 10 GX I/O PLL.

IOPLL IP jezgra podržava sljedeće značajke:

• Podržava šest različitih načina povratne sprege takta: izravna, vanjska povratna sprega, normalna, izvorna sinkrona, međuspremnik nulte odgode i LVDS način.
• Generira do devet taktnih izlaznih signala za Intel Arria 10 i Intel CycloneM 10 GX uređaje.
• Prebacuje između dva referentna ulazna takta.
• Podržava susjedni PLL (adjpllin) ulaz za povezivanje s uzvodnim PLL-om u PLL kaskadnom načinu rada.
• Generira inicijalizaciju memorije File (.mif) i omogućuje dinamičku ponovnu konfiguraciju PLL-a.
• Podržava PLL dinamički fazni pomak.

Povezane informacije

• Uvod u Intel FPGA IP jezgre
  Pruža više informacija o Intel FPGA IP jezgrama i uređivaču parametara.
• Načini rada na stranici 9
• Izlazni taktovi na stranici 10
• Referenca Promjena sata na stranici 10
• PLL-to-PLL kaskadno povezivanje na stranici 11
• IOPLL Arhiva korisničkog vodiča za Intel FPGA IP Core na stranici 12

Pruža popis korisničkih vodiča za prethodne verzije IOPLL Intel FPGA IP jezgre.

Obiteljska podrška uređaja

IOPLL IP jezgra podržava samo obitelji uređaja Intel Arria 10 i Intel Cyclone 10 GX.

IOPLL IP osnovni parametri

IOPLL IP uređivač osnovnih parametara pojavljuje se u PLL kategoriji IP kataloga.

Parametar	Pravna vrijednost	Opis
Obitelj uređaja	Intel Arria 10, Intel Ciklon 10 GX	Određuje obitelj uređaja.
komponenta	—	Određuje ciljani uređaj.
Ocjena brzine	—	Određuje stupanj brzine za ciljani uređaj.
PLL način rada	Cijeli broj-N PLL	Specificira način koji se koristi za IOPLL IP jezgru. Jedini legalni odabir je Cijeli broj-N PLL. Ako vam je potreban frakcijski PLL, morate koristiti fPLL Intel Arria 10/Cyclone 10 FPGA IP jezgru.
Referentna taktna frekvencija	—	Određuje ulaznu frekvenciju za ulazni takt, refclk, u MHz. Zadana vrijednost je 100.0 MHz. Minimalna i maksimalna vrijednost ovise o odabranom uređaju.
Omogući zaključani izlazni priključak	Uključite ili isključite	Uključite kako biste omogućili zaključani priključak.
Omogući fizičke parametre izlaznog sata	Uključite ili isključite	Uključite za unos fizičkih parametara PLL brojača umjesto navođenja željene frekvencije izlaznog takta.
Način rada	izravni, vanjske povratne informacije, normalan, izvor sinkroni, međuspremnik nulte odgode, ili lvds	Određuje rad PLL-a. Zadana operacija je izravni način rada. • Ako odaberete izravni modu, PLL minimizira duljinu putanje povratne sprege kako bi proizveo najmanji mogući jitter na PLL izlazu. Izlazi unutarnjeg i vanjskog takta PLL-a su fazno pomaknuti u odnosu na ulaz PLL takta. U ovom načinu rada PLL ne kompenzira niti jednu taktnu mrežu. • Ako odaberete normalan modu, PLL kompenzira kašnjenje interne mreže takta koju koristi izlaz takta. Ako se PLL također koristi za pokretanje izlaznog pina vanjskog takta, dolazi do odgovarajućeg faznog pomaka signala na izlaznom pinu. • Ako odaberete izvor sinkroni modu, kašnjenje sata od pina do I/O ulaznog registra odgovara kašnjenju podataka od pina do I/O ulaznog registra. • Ako odaberete vanjske povratne informacije načinu, morate spojiti fbclk ulazni port na ulazni pin. Veza na razini ploče mora povezivati ​​i ulazni pin i izlazni priključak vanjskog sata, fboutclk. Fbclk priključak je usklađen s ulaznim taktom. • Ako odaberete međuspremnik nulte odgode modu, PLL mora hraniti izlazni pin vanjskog takta i kompenzirati kašnjenje koje uvodi taj pin. Signal koji se promatra na pinu sinkronizira se s ulaznim taktom. Izlaz PLL takta spaja se na altbidir port i pokreće zdbfbclk kao izlazni port. Ako PLL također pokreće internu taktnu mrežu, događa se odgovarajući fazni pomak te mreže. • Ako odaberete lvds modu, održavaju se isti vremenski odnos podataka i takta pinova u internom SERDES registru za snimanje. Način rada kompenzira kašnjenja u mreži takta LVDS i između podatkovnog pina i ulaznog pina takta do staza registra za snimanje SERDES-a.
Broj satova	1–9	Određuje broj izlaznih taktova potrebnih za svaki uređaj u PLL dizajnu. Zatražene postavke za izlaznu frekvenciju, fazni pomak i radni ciklus prikazane su na temelju broja odabranih taktova.
Odredite VCO frekvenciju	Uključite ili isključite	Omogućuje vam da ograničite VCO frekvenciju na navedenu vrijednost. Ovo je korisno kada se stvara PLL za LVDS vanjski način rada ili ako se želi određena veličina koraka dinamičkog faznog pomaka.
nastavak…

Parametar	Pravna vrijednost	Opis
VCO frekvencija (1)	—	• Kada Omogući fizičke parametre izlaznog sata je uključen— prikazuje VCO frekvenciju na temelju vrijednosti za Referentna taktna frekvencija, Faktor množenja (M-brojač), i Faktor dijeljenja (N-brojač). • Kada Omogući fizičke parametre izlaznog sata je isključen— omogućuje vam da navedete traženu vrijednost za VCO frekvenciju. Zadana vrijednost je 600.0 MHz.
Dajte globalni naziv satu	Uključite ili isključite	Omogućuje preimenovanje naziva izlaznog takta.
Naziv sata	—	Naziv korisničkog sata za ograničenja dizajna sinopsisa (SDC).
Željena frekvencija	—	Određuje izlaznu taktnu frekvenciju odgovarajućeg izlaznog takta, outclk[], u MHz. Zadana vrijednost je 100.0 MHz. Minimalne i maksimalne vrijednosti ovise o uređaju koji se koristi. PLL čita samo brojeve u prvih šest decimalnih mjesta.
Stvarna učestalost	—	Omogućuje odabir stvarne frekvencije izlaznog takta s popisa mogućih frekvencija. Zadana vrijednost je frekvencija koja je najbliža željenoj frekvenciji.
Jedinice faznog pomaka	ps or stupnjeva	Određuje jedinicu faznog pomaka za odgovarajući izlazni port takta, outclk[], u pikosekundama (ps) ili stupnjevima.
Željeni fazni pomak	—	Određuje traženu vrijednost za fazni pomak. Zadana vrijednost je 0ps.
Stvarni fazni pomak	—	Omogućuje odabir stvarnog faznog pomaka s popisa mogućih vrijednosti faznog pomaka. Zadana vrijednost je najbliži mogući fazni pomak željenom faznom pomaku.
Željeni radni ciklus	0.0–100.0	Određuje traženu vrijednost za radni ciklus. Zadana vrijednost je 50.0%.
Stvarni radni ciklus	—	Omogućuje odabir stvarnog radnog ciklusa s popisa ostvarivih vrijednosti radnog ciklusa. Zadana vrijednost je radni ciklus koji je najbliži željenom radnom ciklusu.
Faktor množenja (M-brojač) (2)	4–511	Određuje faktor množenja M-brojača. Zakonski raspon M brojača je 4–511. Međutim, ograničenja minimalne zakonske frekvencije PFD-a i maksimalne zakonske frekvencije VCO-a ograničavaju efektivni raspon M brojača na 4–160.
Faktor dijeljenja (N-brojač) (2)	1–511	Određuje faktor dijeljenja N-brojača. Zakonski raspon N brojača je 1–511. Međutim, ograničenja minimalne zakonske PFD frekvencije ograničavaju učinkoviti raspon N brojača na 1–80.
Faktor dijeljenja (C-brojač) (2)	1–511	Određuje faktor dijeljenja za izlazni takt (C-brojač).

1. Ovaj je parametar dostupan samo kada je isključeno Omogući parametre fizičkog izlaznog sata.
2. Ovaj je parametar dostupan samo kada je uključeno Omogući parametre fizičkog izlaznog sata.

IOPLL IP osnovni parametri – kartica postavki

Tablica 2. IOPLL IP osnovni parametri – kartica postavki

Parametar	Pravna vrijednost	Opis
Unaprijed postavljena PLL širina pojasa	Niska, srednje, ili visoko	Određuje unaprijed postavljenu postavku propusnosti PLL-a. Zadani odabir je Niska.
PLL Auto Reset	Uključite ili isključite	Automatski se sam poništava PLL nakon gubitka zaključavanja.
Stvorite drugi ulaz clk 'refclk1'	Uključite ili isključite	Uključite kako biste osigurali rezervni sat priključen na vaš PLL koji se može prebacivati ​​s vašim originalnim referentnim satom.
Druga referentna taktna frekvencija	—	Odabire frekvenciju drugog ulaznog signala takta. Zadana vrijednost je 100.0 MHz. Minimalna i maksimalna vrijednost ovise o uređaju koji se koristi.
Stvorite signal 'active_clk' za označavanje ulaznog takta koji se koristi	Uključite ili isključite	Uključite za stvaranje activeclk izlaza. Activeclk izlaz označava ulazni sat koji koristi PLL. Niski izlazni signal označava refclk, a visoki izlazni signal označava refclk1.
Stvorite 'clkbad' signal za svaki od ulaznih taktova	Uključite ili isključite	Uključite za stvaranje dva clkbad izlaza, po jedan za svaki ulazni takt. Nizak izlazni signal znači da sat radi, a visok izlazni signal znači da sat ne radi.
Preklopni način rada	Automatsko prebacivanje, Ručno prebacivanje, ili Automatsko prebacivanje s ručnim nadjačavanjem	Određuje način prebacivanja za dizajnersku aplikaciju. IP podržava tri načina prebacivanja: • Ako odaberete Automatsko prebacivanje modu, PLL sklopovi nadziru odabrani referentni sat. Ako se jedan sat zaustavi, krug se automatski prebacuje na rezervni sat u nekoliko ciklusa takta i ažurira statusne signale, clkbad i activeclk. • Ako odaberete Ručno prebacivanje modu, kada se upravljački signal, extswitch, promijeni iz logičkog visokog u logički niski i ostane nizak najmanje tri takta, ulazni takt se prebacuje na drugi takt. Extswitch se može generirati iz logike FPGA jezgre ili ulaznog pina. • Ako odaberete Automatsko prebacivanje s ručnim nadjačavanjem način rada, kada je signal extswitch nizak, on nadjačava funkciju automatskog prekidača. Sve dok je extswitch nizak, daljnje prebacivanje je blokirano. Da biste odabrali ovaj način rada, vaša dva izvora takta moraju biti pokrenuta i frekvencija dvaju taktova ne smije se razlikovati za više od 20%. Ako oba sata nisu na istoj frekvenciji, ali je njihova razlika u periodima unutar 20%, blok za otkrivanje gubitka takta može otkriti izgubljeni sat. PLL najvjerojatnije ispada iz zaključavanja nakon prebacivanja ulaza PLL takta i treba mu vremena da se ponovno zaključa.
Odgoda prebacivanja	0–7	Dodaje određenu količinu odgode ciklusa procesu prijelaza. Zadana vrijednost je 0.
Pristup izlaznom portu PLL LVDS_CLK/LOADEN	Onesposobljeno, Omogući LVDS_CLK/ OPTEREĆENJE 0, ili Omogući LVDS_CLK/ UČETNI 0 & 1	Odaberite Omogući LVDS_CLK/LOADEN 0 or Omogući LVDS_CLK/ LOADEN 0 & 1 da biste omogućili PLL lvds_clk ili izlazni port za učitavanje. Omogućuje ovaj parametar u slučaju da PLL napaja LVDS SERDES blok s vanjskim PLL-om. Kada koristite I/O PLL outclk portove s LVDS portovima, outclk[0..3] se koriste za lvds_clk[0,1] i loaden[0,1] portove, outclk4 se može koristiti za corelk portove.
Omogućite pristup izlaznom priključku PLL DPA	Uključite ili isključite	Uključite kako biste omogućili PLL DPA izlazni priključak.
nastavak…

Parametar	Pravna vrijednost	Opis
Omogućite pristup izlaznom priključku PLL vanjskog sata	Uključite ili isključite	Uključite kako biste omogućili izlazni priključak PLL vanjskog sata.
Određuje koji će se outclk koristiti kao izvor extclk_out[0].	C0 – C8	Određuje outclk port koji će se koristiti kao izvor extclk_out[0].
Određuje koji će se outclk koristiti kao izvor extclk_out[1].	C0 – C8	Određuje outclk port koji će se koristiti kao izvor extclk_out[1].

Kaskadna kartica

Tablica 3. IOPLL IP jezgreni parametri – kaskadna kartica3

Parametar	Pravna vrijednost	Opis
Stvorite 'kaskadni izlazni' signal za povezivanje s nizvodnim PLL-om	Uključite ili isključite	Uključite za stvaranje priključka cascade_out, koji označava da je ovaj PLL izvor i povezuje se s odredišnim (nizvodnim) PLL-om.
Određuje koji će se outclk koristiti kao kaskadni izvor	0–8	Određuje kaskadni izvor.
Stvorite adjpllin ili cclk signal za povezivanje s uzvodnim PLL-om	Uključite ili isključite	Uključite za stvaranje ulaznog priključka, koji označava da je ovaj PLL odredište i povezuje se s izvornim (uzvodnim) PLL-om.

Kartica dinamičke rekonfiguracije

Tablica 4. IOPLL IP parametri jezgre – Tablica dinamičke rekonfiguracije

Parametar	Pravna vrijednost	Opis
Omogući dinamičku rekonfiguraciju PLL-a	Uključite ili isključite	Uključite omogućivanje dinamičke rekonfiguracije ovog PLL-a (u kombinaciji s PLL Reconfig Intel FPGA IP jezgrom).
Omogućite pristup priključcima dinamičkog faznog pomaka	Uključite ili isključite	Uključite i omogućite sučelje dinamičkog faznog pomaka s PLL-om.
Opcija generiranja MIF-a (3)	Generirati Novi MIF File, Dodajte konfiguraciju postojećem MIF-u File, i Stvorite MIF File tijekom generiranja IP-a	Ili stvorite novi .mif file koji sadrži trenutnu konfiguraciju I/O PLL-a ili dodajte ovu konfiguraciju u postojeći .mif file. Možete koristiti ovaj .mif file tijekom dinamičke rekonfiguracije za rekonfiguraciju I/O PLL-a na trenutne postavke.
Put do novog MIF-a file (4)	—	Unesite mjesto i file naziv novog .mif file biti stvoren.
Put do postojećeg MIF-a file (5)	—	Unesite mjesto i file naziv postojećeg .mif file namjeravate dodati.
nastavak…

1. Ovaj je parametar dostupan samo kada je uključena opcija Enable dynamic reconfiguration of PLL.
2. Ovaj je parametar dostupan samo kada Generate New MIF File je odabran kao MIF Generation
   Opcija.

   Parametar	Pravna vrijednost	Opis
   Omogući dinamički fazni pomak za MIF strujanje (3)	Uključite ili isključite	Uključite za pohranu svojstava dinamičkog faznog pomaka za rekonfiguraciju PLL-a.
   Odabir DPS brojača (6)	C0 – C8, Sve C, or M	Odabire brojač za dinamički fazni pomak. M je brojač povratnih informacija, a C su brojači nakon skale.
   Broj dinamičkih faznih pomaka (6)	1–7	Odabire broj koraka faznog pomaka. Veličina pojedinačnog povećanja faznog pomaka jednaka je 1/8 VCO perioda. Zadana vrijednost je 1.
   Smjer dinamičkog faznog pomaka (6)	Pozitivan or Negativan	Određuje smjer dinamičkog faznog pomaka za pohranu u PLL MIF.

3. Ovaj je parametar dostupan samo kada se doda konfiguracija u postojeći MIF File odabrano je kao opcija generiranja MIF-a

IOPLL IP osnovni parametri – kartica Napredni parametri

Tablica 5. IOPLL IP osnovni parametri – kartica naprednih parametara

Parametar	Pravna vrijednost	Opis
Napredni parametri	—	Prikazuje tablicu fizičkih PLL postavki koje će se implementirati na temelju vašeg unosa.

Funkcionalni opis

• I/O PLL je sustav za kontrolu frekvencije koji generira izlazni takt sinkronizirajući se s ulaznim taktom. PLL uspoređuje faznu razliku između ulaznog signala i izlaznog signala voltage-kontrolirani oscilator (VCO) i zatim izvodi faznu sinkronizaciju kako bi održao konstantan fazni kut (lock) na frekvenciji ulaznog ili referentnog signala. Sinkronizacija ili petlja negativne povratne sprege sustava prisiljava PLL da bude fazno zaključan.
• PLL-ove možete konfigurirati kao množitelje frekvencija, razdjelnike, demodulatore, generatore praćenja ili krugove za oporavak takta. Možete koristiti PLL za generiranje stabilnih frekvencija, oporavak signala iz šumnog komunikacijskog kanala ili distribuciju taktnih signala kroz vaš dizajn.

Sastavni dijelovi PLL-a

Glavni blokovi I/O PLL su detektor fazne frekvencije (PFD), pumpa punjenja, filtar petlje, VCO i brojači, kao što je brojač povratne sprege (M), brojač predskale (N) i post- brojači mjerila (C). PLL arhitektura ovisi o uređaju koji koristite u svom dizajnu.

Ovaj je parametar dostupan samo kada je uključena opcija Enable Dynamic Phase Shift for MIF Streaming.

Tipična I/O PLL arhitektura

• Sljedeći izrazi se obično koriste za opisivanje ponašanja PLL-a:
  Vrijeme zaključavanja PLL-a—poznato i kao vrijeme prikupljanja PLL-a. Vrijeme zaključavanja PLL-a je vrijeme za PLL da postigne ciljnu frekvenciju i fazni odnos nakon uključivanja, nakon programirane promjene izlazne frekvencije ili nakon resetiranja PLL-a. Napomena: softver za simulaciju ne modelira realno vrijeme zaključavanja PLL-a. Simulacija pokazuje nerealno brzo vrijeme zaključavanja. Specifikaciju stvarnog vremena zaključavanja potražite u podatkovnoj tablici uređaja.
• PLL rezolucija—minimalna vrijednost prirasta frekvencije PLL VCO. Broj bitova u M i N brojačima određuje vrijednost rezolucije PLL-a.
• PLL sample stopa — FREF sampfrekvencija potrebna za izvođenje korekcije faze i frekvencije u PLL-u. PLL sampstopa je fREF /N.

PLL zaključavanje

PLL zaključavanje ovisi o dva ulazna signala u detektoru fazne frekvencije. Signal zaključavanja je asinkroni izlaz PLL-ova. Broj ciklusa potrebnih za usmjeravanje signala zaključavanja ovisi o PLL ulaznom taktu koji taktira strujni krug zatvorenog zaključavanja. Podijelite maksimalno vrijeme zaključavanja PLL-a s periodom ulaznog takta PLL-a da biste izračunali broj ciklusa takta potrebnih za pristup signalu zaključavanja.

Načini rada

IOPLL IP jezgra podržava šest različitih načina povratne informacije takta. Svaki način rada omogućuje množenje i dijeljenje takta, pomicanje faze i programiranje radnog ciklusa.

Izlazni satovi

• IOPLL IP jezgra može generirati do devet taktnih izlaznih signala. Generirani taktni izlazni signali taktiraju jezgru ili vanjske blokove izvan jezgre.
• Možete koristiti signal resetiranja za resetiranje vrijednosti izlaznog takta na 0 i onemogućivanje PLL izlaznih taktova.
• Svaki izlazni takt ima skup traženih postavki gdje možete odrediti željene vrijednosti za izlaznu frekvenciju, fazni pomak i radni ciklus. Željene postavke su postavke koje želite implementirati u svoj dizajn.
• Stvarne vrijednosti za frekvenciju, fazni pomak i radni ciklus su najbliže postavke (najbolja aproksimacija željenih postavki) koje se mogu implementirati u PLL krug.

Prebacivanje referentnog sata

Značajka prebacivanja referentnog takta omogućuje PLL-u prebacivanje između dva referentna ulazna takta. Koristite ovu značajku za redundanciju sata ili za aplikaciju domene dvostrukog sata, kao što je sustav. Sustav može uključiti redundantni sat ako primarni sat prestane raditi.
Koristeći značajku prebacivanja referentnog takta, možete odrediti frekvenciju za drugi ulazni takt i odabrati način i odgodu za prebacivanje.

Detekcija gubitka takta i blok za prebacivanje referentnog sata ima sljedeće funkcije:

• Prati status referentnog sata. Ako referentni sat ne uspije, sat se automatski prebacuje na rezervni ulazni izvor sata. Sat ažurira status signala clkbad i activeclk kako bi upozorio na događaj.
• Prebacuje referentni sat naprijed i natrag između dvije različite frekvencije. Upotrijebite signal extswitch za ručno upravljanje radnjom prekidača. Nakon što dođe do prebacivanja, PLL može privremeno izgubiti zaključavanje i proći kroz proces obračuna.

Kaskadno spajanje PLL-na-PLL

Ako kaskadno postavite PLL u svom dizajnu, izvorni (uzvodni) PLL mora imati postavku niske propusnosti, dok odredišni (nizvodni) PLL mora imati postavku visoke propusnosti. Tijekom kaskadiranja, izlaz izvorišnog PLL-a služi kao referentni sat (ulaz) odredišnog PLL-a. Postavke propusnosti kaskadnog PLL-a moraju biti različite. Ako su postavke propusnosti kaskadnih PLL-ova iste, kaskadni PLL-ovi mogu amplify fazni šum na određenim frekvencijama. Adjpllin ulazni izvor takta koristi se za inter-kaskadiranje između frakturabilnih frakcijskih PLL-ova.

luke

Tablica 6. IOPLL IP jezgreni priključci

Parametar	Tip	Stanje	Opis
refclk	Ulazni	Potreban	Izvor referentnog takta koji pokreće I/O PLL.
prvi	Ulazni	Potreban	Asinkroni port za resetiranje izlaznih taktova. Podesite ovaj priključak visoko da biste vratili sve izlazne satove na vrijednost 0. Morate spojiti ovaj priključak na korisnički kontrolni signal.
fbclk	Ulazni	Neobavezno	Ulazni priključak za vanjske povratne informacije za I/O PLL. IOPLL IP jezgra stvara ovaj priključak kada I/O PLL radi u načinu vanjske povratne sprege ili u načinu međuspremnika bez odgode. Da bi se dovršila povratna petlja, veza na razini ploče mora povezati fbclk port i izlazni port vanjskog takta I/O PLL-a.
fboutclk	Izlaz	Neobavezno	Priključak koji napaja fbclk priključak kroz mimičko kolo. Port fboutclk dostupan je samo ako je I/O PLL u načinu vanjske povratne sprege.
zdbfbclk	Dvosmjerno	Neobavezno	Dvosmjerni priključak koji se povezuje s mimičkim sklopom. Ovaj priključak mora se spojiti na dvosmjerni pin koji se nalazi na namjenskom izlaznom pinu pozitivne povratne sprege I/O PLL-a. Priključak zdbfbclk dostupan je samo ako je I/O PLL u načinu međuspremnika bez odgode. Kako biste izbjegli refleksiju signala kada koristite način međuspremnika bez odgode, nemojte postavljati tragove ploče na dvosmjerni I/O pin.
zaključan	Izlaz	Neobavezno	IOPLL IP jezgra pokreće ovaj port visoko kada PLL dobije zaključavanje. Port ostaje visok sve dok je IOPLL zaključan. I/O PLL potvrđuje zaključani priključak kada su faze i frekvencije referentnog takta i takta povratne veze jednake
nastavak…

Parametar	Tip	Stanje	Opis
			isti ili unutar tolerancije kruga zaključavanja. Kada razlika između dva signala takta prijeđe toleranciju sklopa zaključavanja, I/O PLL gubi zaključavanje.
refclk1	Ulazni	Neobavezno	Drugi referentni izvor takta koji pokreće I/O PLL za značajku prebacivanja takta.
ekstswitch	Ulazni	Neobavezno	Postavite signal vanjske sklopke na nisko (1'b0) najmanje 3 takta za ručno prebacivanje sata.
aktivniclk	Izlaz	Neobavezno	Izlazni signal za označavanje koji izvor referentnog takta koristi I/O PLL.
clkloše	Izlaz	Neobavezno	Izlazni signal koji pokazuje da je status izvora referentnog takta dobar ili loš.
cascade_out	Izlaz	Neobavezno	Izlazni signal koji ulazi u nizvodni I/O PLL.
adjpllin	Ulazni	Neobavezno	Ulazni signal koji dolazi iz uzvodnog I/O PLL.
outclk_[]	Izlaz	Neobavezno	Izlazni sat iz I/O PLL.

IOPLL Arhiva korisničkog priručnika za Intel FPGA IP Core

Ako verzija IP jezgre nije navedena, primjenjuje se korisnički priručnik za prethodnu verziju IP jezgre

IP Core verzija	Upute za korištenje
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core korisnički priručnik
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core korisnički priručnik
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core korisnički priručnik
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core korisnički priručnik

Povijest revizija dokumenta za IOPLL Intel FPGA IP Core korisnički priručnik

Verzija dokumenta	Intel Quartus® Osnovna verzija	Promjene
2019.06.24	18.1	Ažuriran je opis namjenskih ulaza sata u Tipična I/O PLL arhitektura dijagram.
2019.01.03	18.1	• Ažurirano je Pristup izlaznom priključku PLL LVDS_CLK/LOADEN parametar u IOPLL IP osnovni parametri – kartica postavki stol. • Ažuriran je opis za zdbfbclk port u IOPLL IP jezgreni priključci stol.
2018.09.28	18.1	• Ispravljen je opis za extswitch u IOPLL IP jezgreni priključci stol. • Preimenovane su sljedeće IP jezgre u skladu s rebrandiranjem tvrtke Intel: — Promijenjena Altera IOPLL IP jezgra u IOPLL Intel FPGA IP jezgra. — Promijenjena Altera PLL Reconfig IP jezgra u PLL Reconfig Intel FPGA IP jezgra. — Promijenjena Arria 10 FPLL IP jezgra u fPLL Intel Arria 10/Cyclone 10 FPGA IP jezgra.

Datum	Verzija	Promjene
lipnja 2017	2017.06.16	• Dodana podrška za Intel Cyclone 10 GX uređaje. • Rebranded u Intel.
prosinac 2016	2016.12.05	Ažuriran je opis prvog porta IP jezgre.
lipnja 2016	2016.06.23	• Ažurirani parametri IP jezgre – Tablica kartice postavki. — Ažuriran opis za ručno prebacivanje i automatsko prebacivanje s parametrima ručnog nadjačavanja. Kontrolni signal za prebacivanje sata je aktivan nizak. — Ažuriran je opis za parametar odgode prebacivanja. • Definirani M i C brojači za DPS parametar Odabir brojača u IP Core Parameters – Tablica kartice Dynamic Reconfiguration. • Promijenjen naziv priključka za prebacivanje sata iz clkswitch u extswitch u dijagramu tipične I/O PLL arhitekture.
svibnja 2016	2016.05.02	Ažurirani parametri jezgre IP-a – Tablica kartice dinamičke rekonfiguracije.
svibnja 2015	2015.05.04	Ažuriran je opis za parametar Omogući pristup PLL LVDS_CLK/LOADEN izlaznom portu u IP Core Parameters – Tablica kartice Settings. Dodana poveznica na tablicu Signal Interface Between Altera IOPLL i Altera LVDS SERDES IP Cores u I/O i High Speed ​​I/O u poglavlju Arria 10 Devices.
kolovoza 2014	2014.08.18	Početno izdanje.

Dokumenti / Resursi

intel UG-01155 IOPLL FPGA IP jezgra [pdf] Korisnički priručnik UG-01155 IOPLL FPGA IP jezgra, UG-01155, IOPLL FPGA IP jezgra, FPGA IP jezgra

Reference

• korisnički priručnik