Intel UG-01155 IOPLL FPGA IP Core-gebruikershandleiding

Genereert maximaal negen klokuitgangssignalen voor de Intel Arria 10- en Intel CycloneM 10 GX-apparaten.
Schakelt tussen twee referentie-ingangsklokken.

Ondersteunt aangrenzende PLL-ingang (adjpllin) om verbinding te maken met een stroomopwaartse PLL in PLL-cascademodus.
Genereert de geheugeninitialisatie File (.mif) en maakt PLL dynamische V-herconfiguratie mogelijk.

Ondersteunt PLL dynamische faseverschuiving.

Gerelateerde informatie

Inleiding tot Intel FPGA IP-kernen
Biedt meer informatie over Intel FPGA IP-cores en de parametereditor.
Bedrijfsmodi op pagina 9

Uitgangsklokken op pagina 10
Zie Klokomschakeling op pagina 10

PLL-naar-PLL-cascadering op pagina 11
IOPLL Intel FPGA IP Core Gebruikershandleiding Archieven op pagina 12

Biedt een lijst met gebruikershandleidingen voor eerdere versies van de IOPLL Intel FPGA IP-kern.

Ondersteuning voor apparaatfamilies

De IOPLL IP-kern ondersteunt alleen de Intel Arria 10- en Intel Cyclone 10 GX-apparaatfamilies.

IOPLL IP-kernparameters

De IOPLL IP-kernparametereditor verschijnt in de PLL-categorie van de IP-catalogus.

Parameter	Juridische waarde	Beschrijving
Apparaatfamilie	Intel Arria 10, Intel Cycloon 10 GX	Specificeert de apparaatfamilie.
Onderdeel	—	Specificeert het beoogde apparaat.
Snelheidsgraad	—	Specificeert de snelheidsklasse voor het beoogde apparaat.
PLL-modus	Geheel getal-N PLL	Specificeert de modus die wordt gebruikt voor de IOPLL IP-kern. De enige wettelijke selectie is Geheel N PLL. Als u een fractionele PLL nodig heeft, moet u de fPLL Intel Arria 10/Cyclone 10 FPGA IP-kern gebruiken.
Referentieklokfrequentie	—	Specificeert de ingangsfrequentie voor de ingangsklok, refclk, in MHz. De standaardwaarde is 100.0 MHz. De minimum- en maximumwaarde zijn afhankelijk van het geselecteerde apparaat.
Schakel vergrendelde uitvoerpoort in	In- of uitschakelen	Schakel dit in om de vergrendelde poort in te schakelen.
Schakel fysieke uitgangsklokparameters in	In- of uitschakelen	Schakel dit in om fysieke PLL-tellerparameters in te voeren in plaats van een gewenste uitgangsklokfrequentie op te geven.
Werkingsmodus	rechtstreeks, externe feedback, normaal, bron synchroon, nulvertragingsbuffer, of lvd's	Specificeert de werking van de PLL. De standaardbewerking is rechtstreeks modus. • Als u de rechtstreeks In de PLL-modus minimaliseert de PLL de lengte van het feedbackpad om de kleinst mogelijke jitter aan de PLL-uitgang te produceren. De interne klok- en externe klokuitgangen van de PLL zijn in fase verschoven ten opzichte van de PLL-klokingang. In deze modus compenseert de PLL geen enkel kloknetwerk. • Als u de normaal modus compenseert de PLL de vertraging van het interne kloknetwerk dat door de klokuitgang wordt gebruikt. Als de PLL ook wordt gebruikt om een externe klokuitgangspin aan te sturen, vindt er een overeenkomstige faseverschuiving van het signaal op de uitgangspin plaats. • Als u de bron synchroon In de modus komt de klokvertraging van pin naar I/O-ingangsregister overeen met de datavertraging van pin naar I/O-ingangsregister. • Als u de externe feedback modus, moet u de fbclk-invoerpoort verbinden met een invoerpin. Een verbinding op bordniveau moet zowel de ingangspin als de externe klokuitgang, fboutclk, verbinden. De fbclk-poort is uitgelijnd met de ingangsklok. • Als u de nulvertragingsbuffer In de modus moet de PLL een externe klokuitgangspin voeden en de door die pin geïntroduceerde vertraging compenseren. Het signaal dat op de pin wordt waargenomen, wordt gesynchroniseerd met de ingangsklok. De PLL-klokuitgang wordt aangesloten op de altbidir-poort en stuurt zdbfbclk aan als uitvoerpoort. Als de PLL ook het interne kloknetwerk aanstuurt, vindt er een overeenkomstige faseverschuiving van dat netwerk plaats. • Als u de lvd's In de modus blijft dezelfde gegevens- en kloktimingrelatie van de pinnen bij het interne SERDES-vangregister behouden. De modus compenseert de vertragingen in het LVDS-kloknetwerk en tussen de datapin en klokinvoerpin naar de SERDES-opnameregisterpaden.
Aantal klokken	1–9	Specificeert het aantal uitgangsklokken dat vereist is voor elk apparaat in het PLL-ontwerp. De gevraagde instellingen voor uitgangsfrequentie, faseverschuiving en duty-cycle worden weergegeven op basis van het aantal geselecteerde klokken.
Geef de VCO-frequentie op	In- of uitschakelen	Hiermee kunt u de VCO-frequentie beperken tot de opgegeven waarde. Dit is handig bij het maken van een PLL voor de externe LVDS-modus, of als een specifieke dynamische faseverschuivingsstapgrootte gewenst is.
*voortgezet…*

Parameter	Juridische waarde	Beschrijving
VCO-frequentie (1)	—	• Wanneer Schakel fysieke uitgangsklokparameters in is ingeschakeld: geeft de VCO-frequentie weer op basis van de waarden voor Referentieklokfrequentie, Vermenigvuldigingsfactor (M-teller), En Verdeelfactor (N-teller). • Wanneer Schakel fysieke uitgangsklokparameters in is uitgeschakeld: hiermee kunt u de gevraagde waarde voor de VCO-frequentie specificeren. De standaardwaarde is 600.0 MHz.
Geef de globale naam van de klok	In- of uitschakelen	Hiermee kunt u de naam van de uitvoerklok hernoemen.
Kloknaam	—	De naam van de gebruikersklok voor Synopsis Design Constraints (SDC).
Gewenste frequentie	—	Specificeert de uitgangsklokfrequentie van de overeenkomstige uitgangsklokpoort, outclk[], in MHz. De standaardwaarde is 100.0 MHz. De minimum- en maximumwaarden zijn afhankelijk van het gebruikte apparaat. De PLL leest alleen de cijfers in de eerste zes decimalen.
Werkelijke frequentie	—	Hiermee kunt u de werkelijke uitgangsklokfrequentie selecteren uit een lijst met haalbare frequenties. De standaardwaarde is de frequentie die het dichtst bij de gewenste frequentie ligt.
Faseverschuivingseenheden	ps or graden	Specificeert de faseverschuivingseenheid voor de corresponderende uitgangsklokpoort, outclk[], in picoseconden (ps) of graden.
Gewenste faseverschuiving	—	Specificeert de gevraagde waarde voor de faseverschuiving. De standaardwaarde is 0 ps.
Werkelijke faseverschuiving	—	Hiermee kunt u de daadwerkelijke faseverschuiving selecteren uit een lijst met haalbare faseverschuivingswaarden. De standaardwaarde is de dichtst haalbare faseverschuiving in de buurt van de gewenste faseverschuiving.
Gewenste inschakelduur	0.0–100.0	Specificeert de gevraagde waarde voor de duty-cycle. De standaardwaarde is 50.0%.
Werkelijke inschakelduur	—	Hiermee kunt u de werkelijke inschakelduur selecteren uit een lijst met haalbare inschakelduurwaarden. De standaardwaarde is de werkcyclus die het dichtst bij de gewenste werkcyclus ligt.
Vermenigvuldigingsfactor (M-teller) (2)	4–511	Specificeert de vermenigvuldigingsfactor van de M-teller. Het wettelijke bereik van de M-teller is 4–511. Beperkingen op de minimale wettelijke PFD-frequentie en de maximale wettelijke VCO-frequentie beperken het effectieve M-tellerbereik echter tot 4–160.
Verdeelfactor (N-teller) (2)	1–511	Specificeert de deelfactor van de N-teller. Het wettelijke bereik van de N-teller is 1–511. Beperkingen op de minimale wettelijke PFD-frequentie beperken het effectieve bereik van de N-teller echter tot 1–80.
Verdeelfactor (C-teller) (2)	1–511	Specificeert de deelfactor voor de uitgangsklok (C-teller).

Deze parameter is alleen beschikbaar als Klokparameters voor fysieke uitvoer inschakelen is uitgeschakeld.

Deze parameter is alleen beschikbaar als Klokparameters voor fysieke uitvoer inschakelen is ingeschakeld.

IOPLL IP-kernparameters – tabblad Instellingen

Tabel 2. IOPLL IP-kernparameters – tabblad Instellingen

Parameter	Juridische waarde	Beschrijving
PLL-bandbreedtevoorinstelling	Laag, Medium, of Hoog	Specificeert de voorinstelling voor de PLL-bandbreedte. De standaardselectie is Laag.
PLL automatische reset	In- of uitschakelen	Reset automatisch de PLL bij verlies van vergrendeling.
Maak een tweede invoer-clk 'refclk1'	In- of uitschakelen	Schakel dit in om een back-upklok te bieden die aan uw PLL is gekoppeld en die kan schakelen met uw originele referentieklok.
Tweede referentieklokfrequentie	—	Selecteert de frequentie van het tweede ingangskloksignaal. De standaardwaarde is 100.0 MHz. De minimum- en maximumwaarde zijn afhankelijk van het gebruikte apparaat.
Creëer een 'active_clk'-signaal om de gebruikte ingangsklok aan te geven	In- of uitschakelen	Schakel dit in om de activeclk-uitvoer te maken. De activeclk-uitgang geeft de ingangsklok aan die in gebruik is door de PLL. Uitgangssignaal laag geeft refclk aan en uitgangssignaal hoog geeft refclk1 aan.
Creëer een 'clkbad'-signaal voor elk van de ingangsklokken	In- of uitschakelen	Schakel dit in om twee clkbad-uitgangen te creëren, één voor elke ingangsklok. Uitgangssignaal laag geeft aan dat de klok werkt en uitgangssignaal hoog geeft aan dat de klok niet werkt.
Omschakelmodus	Automatische omschakeling, Handmatige omschakeling, of Automatische omschakeling met handmatige override	Specificeert de omschakelmodus voor ontwerptoepassing. Het IP ondersteunt drie omschakelmodi: • Als u de Automatische omschakeling modus bewaakt het PLL-circuit de geselecteerde referentieklok. Als een klok stopt, schakelt het circuit binnen enkele klokcycli automatisch over naar de back-upklok en werkt de statussignalen clkbad en activeclk bij. • Als u de Handmatige omschakeling Wanneer het stuursignaal, extswitch, verandert van logisch hoog naar logisch laag, en gedurende ten minste drie klokcycli laag blijft, schakelt de ingangsklok over naar de andere klok. De extswitch kan worden gegenereerd vanuit FPGA-kernlogica of invoerpin. • Als u selecteert Automatische omschakeling met handmatige override modus, wanneer het extswitch-signaal laag is, overschrijft het de automatische schakelfunctie. Zolang extswitch laag blijft, wordt verdere omschakelactie geblokkeerd. Om deze modus te selecteren, moeten uw twee klokbronnen actief zijn en mag de frequentie van de twee klokken niet meer dan 20% verschillen. Als beide klokken niet op dezelfde frequentie staan, maar hun periodeverschil binnen 20% ligt, kan het klokverliesdetectieblok de verloren klok detecteren. De PLL valt hoogstwaarschijnlijk uit de vergrendeling na de omschakeling van de PLL-klokingang en heeft tijd nodig om opnieuw te vergrendelen.
Omschakelingsvertraging	0–7	Voegt een specifieke hoeveelheid cyclusvertraging toe aan het omschakelingsproces. De standaardwaarde is 0.
Toegang tot PLL LVDS_CLK/LOADEN-uitvoerpoort	Gehandicapt, LVDS_CLK inschakelen/ LADEN 0, of LVDS_CLK inschakelen/ LADEN 0 & 1	Selecteer Schakel LVDS_CLK/LOADEN 0 in or Schakel LVDS_CLK/LOADEN 0 & 1 in om de PLL lvds_clk of loaden-uitvoerpoort in te schakelen. Schakelt deze parameter in als de PLL een LVDS SERDES-blok voedt met externe PLL. Bij gebruik van de I/O PLL outclk-poorten met LVDS-poorten wordt outclk[0..3] gebruikt voor lvds_clk[0,1] en loaden[0,1]-poorten, outclk4 kan worden gebruikt voor coreclk-poorten.
Schakel toegang tot de PLL DPA-uitvoerpoort in	In- of uitschakelen	Schakel dit in om de PLL DPA-uitvoerpoort in te schakelen.
*voortgezet…*

Parameter	Juridische waarde	Beschrijving
Schakel toegang tot de externe PLL-klokuitgang in	In- of uitschakelen	Schakel dit in om de externe PLL-klokuitvoerpoort in te schakelen.
Specificeert welke outclk moet worden gebruikt als extclk_out[0] bron	C0 – C8	Specificeert de outclk-poort die moet worden gebruikt als extclk_out[0]-bron.
Specificeert welke outclk moet worden gebruikt als extclk_out[1] bron	C0 – C8	Specificeert de outclk-poort die moet worden gebruikt als extclk_out[1]-bron.

Trapsgewijs tabblad

Tabel 3. IOPLL IP-kernparameters – Cascading Tab3

Parameter	Juridische waarde	Beschrijving
Creëer een 'cascade out'-signaal om verbinding te maken met een stroomafwaartse PLL	In- of uitschakelen	Schakel dit in om de cascade_out-poort te maken, die aangeeft dat deze PLL een bron is en verbinding maakt met een bestemmings-PLL (downstream).
Specificeert welke outclk moet worden gebruikt als trapsgewijze bron	0–8	Specificeert de trapsgewijze bron.
Creëer een adjpllin- of cclk-signaal om verbinding te maken met een upstream PLL	In- of uitschakelen	Schakel dit in om een invoerpoort te maken, die aangeeft dat deze PLL een bestemming is en verbinding maakt met een bron-PLL (upstream).

Tabblad Dynamische herconfiguratie

Tabel 4. IOPLL IP-kernparameters – tabblad Dynamische herconfiguratie

Parameter	Juridische waarde	Beschrijving
Schakel dynamische herconfiguratie van PLL in	In- of uitschakelen	Schakel de dynamische herconfiguratie van deze PLL in (in combinatie met PLL Reconfig Intel FPGA IP core).
Maak toegang tot dynamische faseverschuivingspoorten mogelijk	In- of uitschakelen	Schakel de dynamische faseverschuivingsinterface met de PLL in.
MIF-generatieoptie (3)	Genereren Nieuwe MIF File, Configuratie toevoegen aan bestaande MIF File, En MIF maken File tijdens IP-generatie	Maak een nieuwe .mif file met de huidige configuratie van de I/O PLL, of voeg deze configuratie toe aan een bestaande .mif file. Je kunt dit .mif-bestand gebruiken file tijdens dynamische herconfiguratie om de I/O PLL opnieuw te configureren naar de huidige instellingen.
Pad naar nieuwe MIF file (4)	—	Voer de locatie in en file naam van de nieuwe .mif file gecreëerd worden.
Pad naar bestaande MIF file (5)	—	Voer de locatie in en file naam van het bestaande .mif file waaraan u wilt toevoegen.
*voortgezet…*

Deze parameter is alleen beschikbaar als Dynamische herconfiguratie van PLL inschakelen is ingeschakeld.

Deze parameter is alleen beschikbaar wanneer Nieuwe MIF wordt gegenereerd File is geselecteerd als MIF-generatie
Optie.

Parameter	Juridische waarde	Beschrijving
Schakel dynamische faseverschuiving in voor MIF-streaming (3)	In- of uitschakelen	Schakel dit in om dynamische faseverschuivingseigenschappen op te slaan voor PLL-herconfiguratie.
DPS-tellerselectie (6)	C0-C8, Allemaal C, or M	Selecteert de teller die een dynamische faseverschuiving ondergaat. M is de feedbackteller en C is de post-schaaltellers.
Aantal dynamische faseverschuivingen (6)	1–7	Selecteert het aantal faseverschuivingsstappen. De grootte van een enkele faseverschuivingsstap is gelijk aan 1/8 van de VCO-periode. De standaardwaarde is 1.
Dynamische faseverschuivingsrichting (6)	Positief or Negatief	Bepaalt de richting van de dynamische faseverschuiving die moet worden opgeslagen in de PLL MIF.

Deze parameter is alleen beschikbaar wanneer configuratie wordt toegevoegd aan bestaande MIF File is geselecteerd als MIF-generatieoptie

IOPLL IP-kernparameters – tabblad Geavanceerde parameters

Tabel 5. IOPLL IP-kernparameters – tabblad Geavanceerde parameters

Parameter	Juridische waarde	Beschrijving
Geavanceerde parameters	—	Toont een tabel met fysieke PLL-instellingen die worden geïmplementeerd op basis van uw invoer.

Functionele beschrijving

Een I/O PLL is een frequentiecontrolesysteem dat een uitgangsklok genereert door zichzelf te synchroniseren met een ingangsklok. De PLL vergelijkt het faseverschil tussen het ingangssignaal en het uitgangssignaal van een voltage-gestuurde oscillator (VCO) en voert vervolgens fasesynchronisatie uit om een constante fasehoek (lock) op de frequentie van het ingangs- of referentiesignaal te behouden. De synchronisatie of negatieve feedbacklus van het systeem dwingt de PLL om fasevergrendeld te zijn.
U kunt PLL's configureren als frequentievermenigvuldigers, verdelers, demodulatoren, volggeneratoren of klokherstelcircuits. U kunt PLL's gebruiken om stabiele frequenties te genereren, signalen van een luidruchtig communicatiekanaal te herstellen of kloksignalen door uw hele ontwerp te distribueren.

Bouwstenen van een PLL

De hoofdblokken van de I/O PLL zijn de fasefrequentiedetector (PFD), laadpomp, lusfilter, VCO en tellers, zoals een feedbackteller (M), een pre-schaalteller (N) en post- schaaltellers (C). De PLL-architectuur is afhankelijk van het apparaat dat u in uw ontwerp gebruikt.

Deze parameter is alleen beschikbaar als Dynamische faseverschuiving inschakelen voor MIF-streaming is ingeschakeld.

Typische I/O PLL-architectuur

De volgende termen worden vaak gebruikt om het gedrag van een PLL te beschrijven:
PLL-vergrendelingstijd, ook wel de PLL-acquisitietijd genoemd. De PLL-vergrendelingstijd is de tijd die de PLL nodig heeft om de doelfrequentie en faserelatie te bereiken na het inschakelen, na een geprogrammeerde wijziging van de uitgangsfrequentie of na een PLL-reset. Opmerking: Simulatiesoftware modelleert geen realistische PLL-vergrendelingstijd. Simulatie laat een onrealistisch snelle vergrendelingstijd zien. Raadpleeg het gegevensblad van het apparaat voor de feitelijke specificatie van de blokkeertijd.
PLL-resolutie: de minimale frequentieverhogingswaarde van een PLL VCO. Het aantal bits in de M- en N-tellers bepaalt de PLL-resolutiewaarde.
PLL'sample rate - de FREF sampfrequentie die nodig is om de fase- en frequentiecorrectie in de PLL uit te voeren. De PLL'samphet bestandstarief is fREF /N.

PLL-vergrendeling

De PLL-vergrendeling is afhankelijk van de twee ingangssignalen in de fasefrequentiedetector. Het vergrendelingssignaal is een asynchrone uitvoer van de PLL's. Het aantal cycli dat nodig is om het vergrendelingssignaal te poorten, hangt af van de PLL-ingangsklok die de gated-lock-schakelingen klokt. Deel de maximale vergrendelingstijd van de PLL door de periode van de PLL-ingangsklok om het aantal klokcycli te berekenen dat nodig is om het vergrendelingssignaal te poorteren.

Werkingsmodi

De IOPLL IP-kern ondersteunt zes verschillende klokfeedbackmodi. Elke modus maakt klokvermenigvuldiging en -deling, faseverschuiving en duty-cycle-programmering mogelijk.

Uitgangsklokken

De IOPLL IP-kern kan maximaal negen klokuitgangssignalen genereren. De gegenereerde klokuitgangssignalen klokken de kern of de externe blokken buiten de kern.
U kunt het resetsignaal gebruiken om de uitgangsklokwaarde terug te zetten op 0 en de PLL-uitgangsklokken uit te schakelen.
Elke uitgangsklok heeft een reeks gevraagde instellingen waarin u de gewenste waarden voor uitgangsfrequentie, faseverschuiving en werkcyclus kunt opgeven. De gewenste instellingen zijn de instellingen die u in uw ontwerp wilt doorvoeren.

De werkelijke waarden voor de frequentie, faseverschuiving en werkcyclus zijn de dichtstbijzijnde instellingen (beste benadering van de gewenste instellingen) die in het PLL-circuit kunnen worden geïmplementeerd.

Referentieklokomschakeling

Dankzij de referentieklokomschakelingsfunctie kan de PLL schakelen tussen twee referentie-ingangsklokken. Gebruik deze functie voor klokredundantie of voor een domeintoepassing met dubbele klok, zoals in een systeem. Het systeem kan een redundante klok inschakelen als de primaire klok niet meer loopt.
Met behulp van de functie voor het omschakelen van de referentieklok kunt u de frequentie voor de tweede ingangsklok opgeven en de modus en vertraging voor de omschakeling selecteren.

Het blok voor detectie van klokverlies en omschakeling van de referentieklok heeft de volgende functies:

Bewaakt de status van de referentieklok. Als de referentieklok uitvalt, schakelt de klok automatisch over naar een back-upklokingangsbron. De klok werkt de status van de clkbad- en activeclk-signalen bij om de gebeurtenis te waarschuwen.
Schakelt de referentieklok heen en weer tussen twee verschillende frequenties. Gebruik het extswitch-signaal om de schakelactie handmatig te regelen. Nadat er een omschakeling heeft plaatsgevonden, kan de PLL tijdelijk de vergrendeling verliezen en het afrekeningsproces doorlopen.

PLL-naar-PLL-cascadering

Als u PLL's in uw ontwerp cascadeert, moet de bron- (upstream) PLL een instelling voor lage bandbreedte hebben, terwijl de bestemmings- (downstream) PLL een instelling voor hoge bandbreedte moet hebben. Tijdens cascadering dient de uitvoer van bron-PLL als de referentieklok (invoer) van de bestemming-PLL. De bandbreedte-instellingen van gecascadeerde PLL's moeten verschillend zijn. Als de bandbreedte-instellingen van de gecascadeerde PLL's hetzelfde zijn, kunnen de gecascadeerde PLL's dat ook doen ampLevensfaseruis bij bepaalde frequenties. De adjpllin-ingangsklokbron wordt gebruikt voor intercascadering tussen breekbare fractionele PLL's.

Havens

Tabel 6. IOPLL IP-kernpoorten

Parameter	Type	Voorwaarde	Beschrijving
refclk	Invoer	Vereist	De referentieklokbron die de I/O PLL aanstuurt.
eerste	Invoer	Vereist	De asynchrone resetpoort voor de uitgangsklokken. Zet deze poort hoog om alle uitgangsklokken terug te zetten op de waarde 0. U moet deze poort verbinden met het gebruikersbesturingssignaal.
fbclk	Invoer	Optioneel	De externe feedbackinvoerpoort voor de I/O PLL. De IOPLL IP-kern creëert deze poort wanneer de I/O PLL in externe feedbackmodus of nul-vertragingsbuffermodus werkt. Om de feedbacklus te voltooien, moet een verbinding op bordniveau de fbclk-poort en de externe klokuitgangspoort van de I/O PLL verbinden.
overclk	Uitvoer	Optioneel	De poort die de fbclk-poort via het mimic-circuit voedt. De fboutclk-poort is alleen beschikbaar als de I/O PLL zich in de externe feedbackmodus bevindt.
zdbfbclk	bidirectionele	Optioneel	De bidirectionele poort die verbinding maakt met het nabootsingscircuit. Deze poort moet worden aangesloten op een bidirectionele pin die op de speciale positieve feedback-uitgangspin van de I/O PLL wordt geplaatst. De zdbfbclk-poort is alleen beschikbaar als de I/O PLL zich in de buffermodus zonder vertraging bevindt. Om signaalreflectie te voorkomen bij gebruik van de zero-delay buffermodus, mag u geen printsporen op de bidirectionele I/O-pin plaatsen.
vergrendeld	Uitvoer	Optioneel	De IOPLL IP-kern drijft deze poort hoog aan wanneer de PLL vergrendeling verkrijgt. De poort blijft hoog zolang de IOPLL vergrendeld is. De I/O PLL handhaaft de vergrendelde poort wanneer de fasen en frequenties van de referentieklok en de feedbackklok hetzelfde zijn
*voortgezet…*

Parameter	Type	Voorwaarde	Beschrijving
			hetzelfde of binnen de tolerantie van het slotcircuit. Wanneer het verschil tussen de twee kloksignalen de tolerantie van het vergrendelcircuit overschrijdt, verliest de I/O PLL de vergrendeling.
refclk1	Invoer	Optioneel	Tweede referentieklokbron die de I/O PLL aanstuurt voor de klokomschakelingsfunctie.
extschakelaar	Invoer	Optioneel	Houd het extswitch-signaal laag (1'b0) gedurende minimaal 3 klokcycli om de klok handmatig te schakelen.
actiefcl	Uitvoer	Optioneel	Uitgangssignaal om aan te geven welke referentieklokbron wordt gebruikt door I/O PLL.
klbad	Uitvoer	Optioneel	Uitgangssignaal dat aangeeft dat de status van de referentieklokbron goed of slecht is.
cascade_uit	Uitvoer	Optioneel	Uitgangssignaal dat wordt ingevoerd in de stroomafwaartse I/O PLL.
bijvoeglijk naamwoord	Invoer	Optioneel	Ingangssignaal dat wordt gevoed vanuit de stroomopwaartse I/O PLL.
outclk_[]	Uitvoer	Optioneel	Uitgangsklok van I/O PLL.

IOPLL Intel FPGA IP Core Gebruikershandleiding Archieven

Als er geen IP-kernversie wordt vermeld, is de gebruikershandleiding voor de vorige IP-kernversie van toepassing

IP Core-versie	Gebruikershandleiding
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core-gebruikershandleiding
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core-gebruikershandleiding
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core-gebruikershandleiding
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core-gebruikershandleiding

Documentrevisiegeschiedenis voor de IOPLL Intel FPGA IP Core-gebruikershandleiding

Documentversie	Intel Quartus® Prime-versie	Wijzigingen
2019.06.24	18.1	De beschrijving voor speciale klokingangen in de Typische I/O PLL-architectuur diagram.
2019.01.03	18.1	• Bijgewerkt Toegang tot PLL LVDS_CLK/LOADEN-uitvoerpoort parameter in de IOPLL IP-kernparameters – tabblad Instellingen tafel. • De beschrijving voor de zdbfbclk-poort in het IOPLL IP-kernpoorten tafel.
2018.09.28	18.1	• De beschrijving voor extswitch in de gecorrigeerd IOPLL IP-kernpoorten tafel. • De volgende IP-cores zijn hernoemd volgens de rebranding van Intel: - Altera IOPLL IP-kern gewijzigd in IOPLL Intel FPGA IP-kern. - Altera PLL Reconfig IP-kern gewijzigd in PLL Reconfig Intel FPGA IP-kern. - Arria 10 FPLL IP-kern gewijzigd in fPLL Intel Arria 10/Cyclone 10 FPGA IP-kern.

Datum	Versie	Wijzigingen
Juni 2017	2017.06.16	• Ondersteuning toegevoegd voor Intel Cyclone 10 GX-apparaten. • Omgedoopt tot Intel.
December 2016	2016.12.05	De beschrijving van de eerste poort van de IP-kern bijgewerkt.
Juni 2016	2016.06.23	• Bijgewerkte IP-kernparameters – tabel Instellingen op het tabblad. — De beschrijving voor handmatige omschakeling en automatische omschakeling met handmatige override-parameters bijgewerkt. Het stuursignaal voor de klokomschakeling is actief laag. — De beschrijving van de parameter Omschakelingsvertraging bijgewerkt. • Gedefinieerde M- en C-tellers voor DPS-tellerselectieparameter in IP-kernparameters – tabel met tabblad Dynamische herconfiguratie. • Poortnaam voor klokomschakeling gewijzigd van clkswitch naar extswitch in typisch I/O PLL-architectuurdiagram.
Mei 2016	2016.05.02	Bijgewerkte IP-kernparameters – Tabel met dynamische herconfiguratie op het tabblad.
Mei 2015	2015.05.04	De beschrijving bijgewerkt voor Toegang inschakelen tot PLL LVDS_CLK/LOADEN-uitvoerpoortparameter in IP-kernparameters – tabel Instellingen. Een link toegevoegd naar de signaalinterface tussen Altera IOPLL en Altera LVDS SERDES IP Cores-tabel in het I/O en High Speed I/O in het hoofdstuk Arria 10 Devices.
Augustus 2014	2014.08.18	Eerste release.

Documenten / Bronnen

Intel UG-01155 IOPLL FPGA IP-kern [pdf] Gebruikershandleiding
UG-01155 IOPLL FPGA IP-kern, UG-01155, IOPLL FPGA IP-kern, FPGA IP-kern

Referenties

Gebruiksaanwijzing

Intel UG-01155 IOPLL FPGA IP-kern

IOPLL Intel® FPGA IP Core-gebruikershandleiding