intel UG-01155 IOPLL FPGA IP कोर वापरकर्ता मार्गदर्शक

पीएलएल कॅस्केडिंग मोडमध्ये अपस्ट्रीम पीएलएलशी कनेक्ट करण्यासाठी लगतच्या PLL (adjpllin) इनपुटला समर्थन देते.
मेमरी इनिशियलायझेशन व्युत्पन्न करते File (.mif) आणि PLL dynamicVreconfiguration ला अनुमती देते.

PLL डायनॅमिक फेज शिफ्टला सपोर्ट करते.

संबंधित माहिती

इंटेल एफपीजीए आयपी कोरचा परिचय
Intel FPGA IP कोर आणि पॅरामीटर एडिटर बद्दल अधिक माहिती प्रदान करते.
पृष्ठ 9 वर ऑपरेशन मोड्स

पृष्ठ 10 वर आउटपुट घड्याळे
पृष्ठ 10 वर संदर्भ घड्याळ स्विचओव्हर

पृष्ठ 11 वर पीएलएल-टू-पीएलएल कॅस्केडिंग
IOPLL इंटेल FPGA IP कोर वापरकर्ता मार्गदर्शक संग्रहण पृष्ठ १२ वर

IOPLL इंटेल FPGA IP कोरच्या मागील आवृत्त्यांसाठी वापरकर्ता मार्गदर्शकांची सूची प्रदान करते.

डिव्हाइस कुटुंब समर्थन

IOPLL IP कोर केवळ Intel Arria 10 आणि Intel Cyclone 10 GX डिव्हाइस कुटुंबांना समर्थन देतो.

IOPLL IP कोर पॅरामीटर्स

आयओपीएलएल आयपी कोर पॅरामीटर एडिटर आयपी कॅटलॉगच्या पीएलएल श्रेणीमध्ये दिसतो.

पॅरामीटर	कायदेशीर मूल्य	वर्णन
डिव्हाइस कुटुंब	इंटेल एरिया 10, इंटेल चक्रीवादळ 10 GX	डिव्हाइस कुटुंब निर्दिष्ट करते.
घटक	—	लक्ष्यित डिव्हाइस निर्दिष्ट करते.
स्पीड ग्रेड	—	लक्ष्यित उपकरणासाठी गती श्रेणी निर्दिष्ट करते.
पीएलएल मोड	पूर्णांक-N पीएलएल	IOPLL IP कोरसाठी वापरलेला मोड निर्दिष्ट करते. फक्त कायदेशीर निवड आहे पूर्णांक-N PLL. तुम्हाला फ्रॅक्शनल PLL आवश्यक असल्यास, तुम्ही fPLL Intel Arria 10/Cyclone 10 FPGA IP कोर वापरणे आवश्यक आहे.
संदर्भ घड्याळ वारंवारता	—	MHz मध्ये इनपुट घड्याळ, refclk साठी इनपुट वारंवारता निर्दिष्ट करते. डीफॉल्ट मूल्य आहे 100.0 MHz. किमान आणि कमाल मूल्य निवडलेल्या डिव्हाइसवर अवलंबून असते.
लॉक केलेले आउटपुट पोर्ट सक्षम करा	चालू करा किंवा बंद करा	लॉक केलेले पोर्ट सक्षम करण्यासाठी चालू करा.
भौतिक आउटपुट घड्याळ पॅरामीटर्स सक्षम करा	चालू करा किंवा बंद करा	इच्छित आउटपुट घड्याळ वारंवारता निर्दिष्ट करण्याऐवजी भौतिक PLL काउंटर पॅरामीटर्स प्रविष्ट करण्यासाठी चालू करा.
ऑपरेशन मोड	थेट, बाह्य अभिप्राय, सामान्य, स्रोत समकालिक, शून्य विलंब बफर, किंवा lvds	PLL चे ऑपरेशन निर्दिष्ट करते. डीफॉल्ट ऑपरेशन आहे थेट मोड • तुम्ही निवडल्यास थेट मोडमध्ये, PLL आउटपुटवर शक्य तितक्या लहान जिटर निर्माण करण्यासाठी PLL फीडबॅक मार्गाची लांबी कमी करते. PLL चे अंतर्गत-घड्याळ आणि बाह्य-घड्याळ आउटपुट PLL घड्याळ इनपुटच्या संदर्भात फेज-शिफ्ट केले जातात. या मोडमध्ये, PLL कोणत्याही घड्याळ नेटवर्कची भरपाई करत नाही. • तुम्ही निवडल्यास सामान्य मोड, PLL क्लॉक आउटपुटद्वारे वापरल्या जाणार्‍या अंतर्गत घड्याळ नेटवर्कच्या विलंबाची भरपाई करते. जर बाह्य घड्याळ आउटपुट पिन चालविण्यासाठी पीएलएलचा वापर केला जात असेल तर, आउटपुट पिनवरील सिग्नलचे संबंधित फेज शिफ्ट होते. • तुम्ही निवडल्यास स्रोत समकालिक मोड, पिन पासून I/O इनपुट रजिस्टर पर्यंत घड्याळाचा विलंब पिन पासून I/O इनपुट रजिस्टर पर्यंतच्या डेटा विलंबाशी जुळतो. • तुम्ही निवडल्यास बाह्य अभिप्राय मोड, तुम्ही fbclk इनपुट पोर्ट इनपुट पिनशी कनेक्ट करणे आवश्यक आहे. बोर्ड-स्तरीय कनेक्शनमध्ये इनपुट पिन आणि बाह्य घड्याळ आउटपुट पोर्ट, fboutclk दोन्ही कनेक्ट करणे आवश्यक आहे. fbclk पोर्ट इनपुट घड्याळासह संरेखित आहे. • तुम्ही निवडल्यास शून्य विलंब बफर मोड, PLL ने बाह्य घड्याळ आउटपुट पिन फीड करणे आवश्यक आहे आणि त्या पिनद्वारे सुरू झालेल्या विलंबाची भरपाई करणे आवश्यक आहे. पिनवर पाहिलेला सिग्नल इनपुट घड्याळाशी सिंक्रोनाइझ केला जातो. PLL घड्याळ आउटपुट altbidir पोर्टशी जोडते आणि आउटपुट पोर्ट म्हणून zdbfbclk चालवते. जर पीएलएल अंतर्गत घड्याळ नेटवर्क देखील चालवत असेल, तर त्या नेटवर्कचे संबंधित फेज शिफ्ट होते. • तुम्ही निवडल्यास lvds मोड, अंतर्गत SERDES कॅप्चर रजिस्टरमधील पिनचा समान डेटा आणि घड्याळ वेळ संबंध राखला जातो. मोड LVDS घड्याळ नेटवर्कमधील विलंब आणि डेटा पिन आणि घड्याळ इनपुट पिन दरम्यान SERDES कॅप्चर रजिस्टर पाथमध्ये विलंबाची भरपाई करतो.
घड्याळांची संख्या	1–9	पीएलएल डिझाइनमधील प्रत्येक उपकरणासाठी आवश्यक आउटपुट घड्याळांची संख्या निर्दिष्ट करते. आउटपुट वारंवारता, फेज शिफ्ट आणि ड्यूटी सायकलसाठी विनंती केलेली सेटिंग्ज निवडलेल्या घड्याळांच्या संख्येवर आधारित दर्शविली आहेत.
VCO वारंवारता निर्दिष्ट करा	चालू करा किंवा बंद करा	तुम्हाला व्हीसीओ वारंवारता निर्दिष्ट मूल्यापर्यंत प्रतिबंधित करण्यास अनुमती देते. LVDS बाह्य मोडसाठी PLL तयार करताना किंवा विशिष्ट डायनॅमिक फेज शिफ्ट स्टेप आकार इच्छित असल्यास हे उपयुक्त आहे.
*चालू ठेवले…*

पॅरामीटर	कायदेशीर मूल्य	वर्णन
VCO वारंवारता (१)	—	• कधी भौतिक आउटपुट घड्याळ पॅरामीटर्स सक्षम करा चालू आहे— साठीच्या मूल्यांवर आधारित VCO वारंवारता दाखवते संदर्भ घड्याळ वारंवारता, गुणाकार घटक (एम-काउंटर), आणि विभाजन घटक (N-काउंटर). • कधी भौतिक आउटपुट घड्याळ पॅरामीटर्स सक्षम करा बंद आहे— तुम्हाला VCO फ्रिक्वेंसीसाठी विनंती केलेले मूल्य निर्दिष्ट करण्यास अनुमती देते. डीफॉल्ट मूल्य आहे 600.0 MHz.
घड्याळाला जागतिक नाव द्या	चालू करा किंवा बंद करा	तुम्हाला आउटपुट घड्याळाचे नाव बदलण्याची परवानगी देते.
घड्याळाचे नाव	—	Synopsis Design Constraints (SDC) साठी वापरकर्ता घड्याळाचे नाव.
इच्छित वारंवारता	—	MHz मध्ये संबंधित आउटपुट क्लॉक पोर्ट, outclk[] ची आउटपुट क्लॉक वारंवारता निर्दिष्ट करते. डीफॉल्ट मूल्य आहे 100.0 MHz. किमान आणि कमाल मूल्ये वापरलेल्या डिव्हाइसवर अवलंबून असतात. PLL फक्त पहिल्या सहा दशांश ठिकाणी अंक वाचतो.
वास्तविक वारंवारता	—	तुम्हाला साध्य करण्यायोग्य फ्रिक्वेन्सीच्या सूचीमधून वास्तविक आउटपुट घड्याळ वारंवारता निवडण्याची अनुमती देते. डीफॉल्ट मूल्य हे इच्छित वारंवारतेच्या सर्वात जवळची प्राप्त करण्यायोग्य वारंवारता आहे.
फेज शिफ्ट युनिट्स	ps or अंश	संबंधित आउटपुट क्लॉक पोर्टसाठी फेज शिफ्ट युनिट निर्दिष्ट करते, outclk[], पिकोसेकंद (ps) किंवा अंशांमध्ये.
इच्छित फेज शिफ्ट	—	फेज शिफ्टसाठी विनंती केलेले मूल्य निर्दिष्ट करते. डीफॉल्ट मूल्य आहे 0 PS.
वास्तविक फेज शिफ्ट	—	तुम्हाला साध्य करण्यायोग्य फेज शिफ्ट मूल्यांच्या सूचीमधून वास्तविक फेज शिफ्ट निवडण्याची अनुमती देते. डीफॉल्ट मूल्य हे इच्छित फेज शिफ्टमध्ये सर्वात जवळचे साध्य करण्यायोग्य फेज शिफ्ट आहे.
इच्छित कर्तव्य सायकल	0.0–100.0	कर्तव्य चक्रासाठी विनंती केलेले मूल्य निर्दिष्ट करते. डीफॉल्ट मूल्य आहे 50.0%.
वास्तविक कर्तव्य सायकल	—	तुम्हाला साध्य करण्यायोग्य कर्तव्य चक्र मूल्यांच्या सूचीमधून वास्तविक कर्तव्य चक्र निवडण्याची अनुमती देते. डीफॉल्ट मूल्य हे इच्छित कर्तव्य चक्राच्या सर्वात जवळचे प्राप्त करण्यायोग्य कर्तव्य चक्र आहे.
गुणाकार घटक (एम-काउंटर) (2)	4–511	एम-काउंटरचा गुणाकार घटक निर्दिष्ट करते. M काउंटरची कायदेशीर श्रेणी 4–511 आहे. तथापि, किमान कायदेशीर PFD वारंवारता आणि कमाल कायदेशीर VCO वारंवारतावरील निर्बंध प्रभावी M काउंटर श्रेणी 4-160 पर्यंत मर्यादित करतात.
विभाजन घटक (N-काउंटर) (2)	1–511	N-काउंटरचे विभाजन घटक निर्दिष्ट करते. N काउंटरची कायदेशीर श्रेणी 1-511 आहे. तथापि, किमान कायदेशीर PFD वारंवारतावरील निर्बंध N काउंटरची प्रभावी श्रेणी 1–80 पर्यंत मर्यादित करतात.
विभाजन घटक (सी-काउंटर) (2)	1–511	आउटपुट घड्याळ (सी-काउंटर) साठी विभाजन घटक निर्दिष्ट करते.

हे पॅरामीटर फक्त तेव्हाच उपलब्ध असते जेव्हा भौतिक आउटपुट घड्याळ पॅरामीटर्स सक्षम करा बंद असते.

हे पॅरामीटर फक्त तेव्हाच उपलब्ध असते जेव्हा फिजिकल आउटपुट घड्याळ पॅरामीटर्स चालू असते.

IOPLL IP कोर पॅरामीटर्स - सेटिंग्ज टॅब

तक्ता 2. IOPLL IP कोर पॅरामीटर्स – सेटिंग्ज टॅब

पॅरामीटर	कायदेशीर मूल्य	वर्णन
पीएलएल बँडविड्थ प्रीसेट	कमी, मध्यम, किंवा उच्च	PLL बँडविड्थ प्रीसेट सेटिंग निर्दिष्ट करते. डीफॉल्ट निवड आहे कमी.
पीएलएल ऑटो रीसेट	चालू करा किंवा बंद करा	लॉक हरवल्यावर पीएलएल आपोआप रिसेट करते.
दुसरा इनपुट clk 'refclk1' तयार करा	चालू करा किंवा बंद करा	तुमच्या PLL ला जोडलेले बॅकअप घड्याळ देण्यासाठी चालू करा जे तुमच्या मूळ संदर्भ घड्याळासोबत स्विच करू शकते.
द्वितीय संदर्भ घड्याळ वारंवारता	—	दुसऱ्या इनपुट क्लॉक सिग्नलची वारंवारता निवडते. डीफॉल्ट मूल्य आहे 100.0 MHz. किमान आणि कमाल मूल्य वापरलेल्या डिव्हाइसवर अवलंबून असते.
वापरात असलेले इनपुट घड्याळ सूचित करण्यासाठी 'active_clk' सिग्नल तयार करा	चालू करा किंवा बंद करा	Activeclk आउटपुट तयार करण्यासाठी चालू करा. Activeclk आउटपुट इनपुट घड्याळ दर्शवते जे PLL वापरत आहे. आउटपुट सिग्नल कमी म्हणजे refclk आणि आउटपुट सिग्नल जास्त refclk1 दर्शवतो.
प्रत्येक इनपुट घड्याळासाठी 'clkbad' सिग्नल तयार करा	चालू करा किंवा बंद करा	प्रत्येक इनपुट घड्याळासाठी एक, दोन क्ल्कबॅड आउटपुट तयार करण्यासाठी चालू करा. आउटपुट सिग्नल कमी दर्शविते घड्याळ काम करत आहे आणि आउटपुट सिग्नल जास्त दर्शविते की घड्याळ काम करत नाही.
स्विचओव्हर मोड	स्वयंचलित स्विचओव्हर, मॅन्युअल स्विचओव्हर, किंवा मॅन्युअल ओव्हरराइडसह स्वयंचलित स्विचओव्हर	डिझाइन अनुप्रयोगासाठी स्विचओव्हर मोड निर्दिष्ट करते. आयपी तीन स्विचओव्हर मोडचे समर्थन करते: • तुम्ही निवडल्यास स्वयंचलित स्विचओव्हर मोड, पीएलएल सर्किटरी निवडलेल्या संदर्भ घड्याळाचे निरीक्षण करते. एक घड्याळ थांबल्यास, सर्किट काही घड्याळ चक्रांमध्ये स्वयंचलितपणे बॅकअप घड्याळावर स्विच करते आणि स्थिती सिग्नल, clkbad आणि activeclk अद्यतनित करते. • तुम्ही निवडल्यास मॅन्युअल स्विचओव्हर मोड, जेव्हा कंट्रोल सिग्नल, एक्स्टस्विच, लॉजिक हाय वरून लॉजिक लो वर बदलतो आणि कमीत कमी तीन क्लॉक सायकल्स कमी राहतो, तेव्हा इनपुट क्लॉक दुसऱ्या क्लॉकवर स्विच करते. FPGA कोर लॉजिक किंवा इनपुट पिन वरून एक्स्टस्विच तयार केला जाऊ शकतो. • तुम्ही निवडल्यास मॅन्युअल ओव्हरराइडसह स्वयंचलित स्विचओव्हर मोड, जेव्हा extswitch सिग्नल कमी असतो, तेव्हा ते स्वयंचलित स्विच फंक्शन ओव्हरराइड करते. जोपर्यंत extswitch कमी राहते, पुढील स्विचओव्हर क्रिया अवरोधित केली जाते. हा मोड निवडण्यासाठी, तुमचे दोन घड्याळ स्रोत चालू असले पाहिजेत आणि दोन घड्याळांची वारंवारता 20% पेक्षा जास्त असू शकत नाही. जर दोन्ही घड्याळे समान वारंवारतेवर नसतील, परंतु त्यांच्या कालावधीतील फरक 20% च्या आत असेल, तर घड्याळाचा तोटा शोध ब्लॉक हरवलेले घड्याळ शोधू शकतो. PLL घड्याळ इनपुट स्विचओव्हरनंतर PLL बहुधा लॉकमधून बाहेर पडेल आणि पुन्हा लॉक होण्यासाठी वेळ लागेल.
स्विचओव्हर विलंब	0–7	स्विचओव्हर प्रक्रियेत विशिष्ट प्रमाणात सायकल विलंब जोडते. डीफॉल्ट मूल्य 0 आहे.
PLL LVDS_CLK/ LOADEN आउटपुट पोर्टमध्ये प्रवेश	अक्षम, LVDS_CLK/ सक्षम करा लोड करा 0, किंवा LVDS_CLK/ सक्षम करा लोड करा ० आणि 1	निवडा LVDS_CLK/LOADEN 0 सक्षम करा or LVDS_CLK/ LOADEN 0 आणि 1 सक्षम करा PLL lvds_clk सक्षम करण्यासाठी किंवा आउटपुट पोर्ट लोड करण्यासाठी. PLL ने बाह्य PLL सह LVDS SERDES ब्लॉक फीड केल्यास हे पॅरामीटर सक्षम करते. LVDS पोर्टसह I/O PLL outclk पोर्ट वापरताना, outclk[0..3] lvds_clk[0,1] आणि लोडन[0,1] पोर्टसाठी वापरले जातात, outclk4 चा वापर coreclk पोर्टसाठी केला जाऊ शकतो.
PLL DPA आउटपुट पोर्टमध्ये प्रवेश सक्षम करा	चालू करा किंवा बंद करा	PLL DPA आउटपुट पोर्ट सक्षम करण्यासाठी चालू करा.
*चालू ठेवले…*

पॅरामीटर	कायदेशीर मूल्य	वर्णन
PLL बाह्य घड्याळ आउटपुट पोर्टमध्ये प्रवेश सक्षम करा	चालू करा किंवा बंद करा	PLL बाह्य घड्याळ आउटपुट पोर्ट सक्षम करण्यासाठी चालू करा.
extclk_out[0] स्त्रोत म्हणून कोणते outclk वापरायचे ते निर्दिष्ट करते	C0 – C8	extclk_out[0] स्त्रोत म्हणून वापरण्यासाठी outclk पोर्ट निर्दिष्ट करते.
extclk_out[1] स्त्रोत म्हणून कोणते outclk वापरायचे ते निर्दिष्ट करते	C0 – C8	extclk_out[1] स्त्रोत म्हणून वापरण्यासाठी outclk पोर्ट निर्दिष्ट करते.

कॅस्केडिंग टॅब

तक्ता 3. IOPLL IP कोर पॅरामीटर्स – कॅस्केडिंग टॅब3

पॅरामीटर	कायदेशीर मूल्य	वर्णन
डाउनस्ट्रीम PLL शी कनेक्ट करण्यासाठी 'कॅस्केड आउट' सिग्नल तयार करा	चालू करा किंवा बंद करा	cascade_out पोर्ट तयार करण्यासाठी चालू करा, जे सूचित करते की हा PLL स्त्रोत आहे आणि गंतव्यस्थान (डाउनस्ट्रीम) PLL शी जोडतो.
कॅस्केडिंग स्रोत म्हणून कोणते outclk वापरायचे ते निर्दिष्ट करते	0–8	कॅस्केडिंग स्त्रोत निर्दिष्ट करते.
अपस्ट्रीम PLL शी कनेक्ट करण्यासाठी adjpllin किंवा cclk सिग्नल तयार करा	चालू करा किंवा बंद करा	इनपुट पोर्ट तयार करण्यासाठी चालू करा, जे सूचित करते की हे PLL गंतव्यस्थान आहे आणि स्त्रोत (अपस्ट्रीम) PLL शी कनेक्ट होते.

डायनॅमिक रीकॉन्फिगरेशन टॅब

तक्ता 4. IOPLL IP कोर पॅरामीटर्स – डायनॅमिक रीकॉन्फिगरेशन टॅब

पॅरामीटर	कायदेशीर मूल्य	वर्णन
PLL चे डायनॅमिक रीकॉन्फिगरेशन सक्षम करा	चालू करा किंवा बंद करा	या PLL चे डायनॅमिक रीकॉन्फिगरेशन चालू करा (PLL Reconfig Intel FPGA IP कोर सह).
डायनॅमिक फेज शिफ्ट पोर्टमध्ये प्रवेश सक्षम करा	चालू करा किंवा बंद करा	PLL सह डायनॅमिक फेज शिफ्ट इंटरफेस सक्षम करा.
MIF जनरेशन पर्याय (3)	निर्माण करा नवीन MIF File, विद्यमान MIF मध्ये कॉन्फिगरेशन जोडा File, आणि MIF तयार करा File आयपी निर्मिती दरम्यान	एकतर नवीन .mif तयार करा file I/O PLL चे वर्तमान कॉन्फिगरेशन असलेले, किंवा हे कॉन्फिगरेशन विद्यमान .mif मध्ये जोडा file. तुम्ही हे .mif वापरू शकता file डायनॅमिक रीकॉन्फिगरेशन दरम्यान I/O PLL त्याच्या वर्तमान सेटिंग्जमध्ये पुन्हा कॉन्फिगर करण्यासाठी.
नवीन MIF चा मार्ग file (१)	—	स्थान प्रविष्ट करा आणि file नवीन .mif चे नाव file तयार करणे.
विद्यमान MIF चा मार्ग file (१)	—	स्थान प्रविष्ट करा आणि file विद्यमान .mif चे नाव file आपण जोडण्याचा हेतू आहे.
*चालू ठेवले…*

जेव्हा PLL चे डायनॅमिक रीकॉन्फिगरेशन सक्षम केले जाते तेव्हाच हे पॅरामीटर उपलब्ध असते.

नवीन MIF व्युत्पन्न केल्यावरच हे पॅरामीटर उपलब्ध आहे File MIF जनरेशन म्हणून निवडले आहे
पर्याय.

पॅरामीटर	कायदेशीर मूल्य	वर्णन
MIF स्ट्रीमिंगसाठी डायनॅमिक फेज शिफ्ट सक्षम करा (3)	चालू करा किंवा बंद करा	PLL रीकॉन्फिगरेशनसाठी डायनॅमिक फेज शिफ्ट गुणधर्म संचयित करण्यासाठी चालू करा.
डीपीएस काउंटर निवड (6)	C0–C8, सर्व सी, or M	डायनॅमिक फेज शिफ्ट करण्यासाठी काउंटर निवडते. M हा फीडबॅक काउंटर आहे आणि C हा पोस्ट-स्केल काउंटर आहे.
डायनॅमिक फेज शिफ्टची संख्या (6)	1–7	फेज शिफ्ट वाढीची संख्या निवडते. सिंगल फेज शिफ्ट वाढीचा आकार VCO कालावधीच्या 1/8 च्या बरोबरीचा आहे. डीफॉल्ट मूल्य आहे 1.
डायनॅमिक फेज शिफ्ट दिशा (6)	सकारात्मक or नकारात्मक	PLL MIF मध्ये संचयित करण्यासाठी डायनॅमिक फेज शिफ्ट दिशा निर्धारित करते.

विद्यमान MIF मध्ये कॉन्फिगरेशन जोडा तेव्हाच हे पॅरामीटर उपलब्ध आहे File MIF जनरेशन पर्याय म्हणून निवडले आहे

IOPLL IP कोर पॅरामीटर्स – प्रगत पॅरामीटर्स टॅब

तक्ता 5. IOPLL IP कोर पॅरामीटर्स – प्रगत पॅरामीटर्स टॅब

पॅरामीटर	कायदेशीर मूल्य	वर्णन
प्रगत पॅरामीटर्स	—	भौतिक पीएलएल सेटिंग्जची सारणी प्रदर्शित करते जी तुमच्या इनपुटवर आधारित लागू केली जाईल.

कार्यात्मक वर्णन

I/O PLL ही वारंवारता-नियंत्रण प्रणाली आहे जी इनपुट घड्याळाशी समक्रमित करून आउटपुट घड्याळ तयार करते. PLL इनपुट सिग्नल आणि व्हॉल्यूमच्या आउटपुट सिग्नलमधील फेज फरकाची तुलना करतेtagई-नियंत्रित ऑसीलेटर (VCO) आणि नंतर इनपुट किंवा संदर्भ सिग्नलच्या वारंवारतेवर स्थिर फेज अँगल (लॉक) राखण्यासाठी फेज सिंक्रोनाइझेशन करते. सिंक्रोनाइझेशन किंवा सिस्टमचे नकारात्मक फीडबॅक लूप PLL ला फेज-लॉक करण्यास भाग पाडते.
तुम्ही PLL ला फ्रिक्वेन्सी मल्टीप्लायर, डिव्हायडर, डिमॉड्युलेटर, ट्रॅकिंग जनरेटर किंवा क्लॉक रिकव्हरी सर्किट्स म्हणून कॉन्फिगर करू शकता. तुम्ही स्थिर फ्रिक्वेन्सी निर्माण करण्यासाठी, गोंगाटयुक्त संप्रेषण चॅनेलवरून सिग्नल पुनर्प्राप्त करण्यासाठी किंवा तुमच्या संपूर्ण डिझाइनमध्ये घड्याळ सिग्नल वितरित करण्यासाठी PLL वापरू शकता.

पीएलएलचे बिल्डिंग ब्लॉक्स

I/O PLL चे मुख्य ब्लॉक्स फेज फ्रिक्वेन्सी डिटेक्टर (PFD), चार्ज पंप, लूप फिल्टर, VCO आणि काउंटर आहेत, जसे की फीडबॅक काउंटर (M), प्री-स्केल काउंटर (N), आणि पोस्ट- स्केल काउंटर (सी). PLL आर्किटेक्चर तुम्ही तुमच्या डिझाइनमध्ये वापरत असलेल्या डिव्हाइसवर अवलंबून असते.

MIF स्ट्रीमिंगसाठी डायनॅमिक फेज शिफ्ट चालू केल्यावरच हे पॅरामीटर उपलब्ध आहे.

ठराविक I/O PLL आर्किटेक्चर

खालील संज्ञा सामान्यतः पीएलएलच्या वर्तनाचे वर्णन करण्यासाठी वापरल्या जातात:
पीएलएल लॉक टाइम — याला पीएलएल अधिग्रहण वेळ असेही म्हणतात. PLL लॉक टाइम म्हणजे PLL ला पॉवर-अप नंतर, प्रोग्राम केलेल्या आउटपुट फ्रिक्वेंसी बदलानंतर किंवा PLL रीसेट केल्यानंतर लक्ष्य वारंवारता आणि फेज रिलेशनशिप प्राप्त करण्याची वेळ. टीप: सिम्युलेशन सॉफ्टवेअर वास्तववादी PLL लॉक वेळेचे मॉडेल करत नाही. सिम्युलेशन अवास्तव वेगवान लॉक टाइम दर्शवते. वास्तविक लॉक वेळेच्या तपशीलासाठी, डिव्हाइस डेटाशीट पहा.
PLL रिजोल्यूशन—PLL VCO चे किमान वारंवारता वाढ मूल्य. M आणि N काउंटरमधील बिट्सची संख्या PLL रिझोल्यूशन मूल्य निर्धारित करते.
पीएलएल एसample दर - FREF sampPLL मध्ये फेज आणि वारंवारता सुधारणा करण्यासाठी आवश्यक ling वारंवारता. पीएलएल एसample दर fREF/N आहे.

पीएलएल लॉक

पीएलएल लॉक फेज फ्रिक्वेंसी डिटेक्टरमधील दोन इनपुट सिग्नलवर अवलंबून आहे. लॉक सिग्नल हे PLL चे असिंक्रोनस आउटपुट आहे. लॉक सिग्नलला गेट करण्यासाठी आवश्यक असलेल्या चक्रांची संख्या PLL इनपुट घड्याळावर अवलंबून असते जी गेट-लॉक सर्किटरी घड्याळ करते. लॉक सिग्नल गेट करण्यासाठी आवश्यक असलेल्या घड्याळाच्या चक्रांची संख्या मोजण्यासाठी PLL इनपुट घड्याळाच्या कालावधीने PLL चा कमाल लॉक वेळ विभाजित करा.

ऑपरेशन मोड्स

IOPLL IP कोर सहा वेगवेगळ्या घड्याळ फीडबॅक मोडला सपोर्ट करतो. प्रत्येक मोड घड्याळ गुणाकार आणि भागाकार, फेज शिफ्टिंग आणि ड्यूटी-सायकल प्रोग्रामिंगला अनुमती देतो.

आउटपुट घड्याळे

IOPLL IP कोर नऊ घड्याळ आउटपुट सिग्नल तयार करू शकतो. व्युत्पन्न घड्याळ आउटपुट सिग्नल कोर किंवा कोरच्या बाहेरील बाह्य ब्लॉक घड्याळ करतात.
तुम्ही आउटपुट घड्याळ मूल्य 0 वर रीसेट करण्यासाठी आणि PLL आउटपुट घड्याळे अक्षम करण्यासाठी रीसेट सिग्नल वापरू शकता.
प्रत्येक आउटपुट घड्याळात विनंती केलेल्या सेटिंग्जचा एक संच असतो जिथे तुम्ही आउटपुट वारंवारता, फेज शिफ्ट आणि ड्यूटी सायकलसाठी इच्छित मूल्ये निर्दिष्ट करू शकता. इच्छित सेटिंग्ज ही सेटिंग्ज आहेत जी तुम्ही तुमच्या डिझाइनमध्ये अंमलात आणू इच्छिता.

वारंवारता, फेज शिफ्ट आणि ड्यूटी सायकलची वास्तविक मूल्ये ही सर्वात जवळची सेटिंग्ज आहेत (इच्छित सेटिंग्जची सर्वोत्तम अंदाजे) जी PLL सर्किटमध्ये लागू केली जाऊ शकते.

संदर्भ घड्याळ स्विचओव्हर

संदर्भ घड्याळ स्विचओव्हर वैशिष्ट्य PLL ला दोन संदर्भ इनपुट घड्याळांमध्ये स्विच करण्याची परवानगी देते. हे वैशिष्ट्य क्लॉक रिडंडंसीसाठी किंवा ड्युअल क्लॉक डोमेन ऍप्लिकेशनसाठी जसे की सिस्टममध्ये वापरा. प्राथमिक घड्याळ चालणे थांबवल्यास सिस्टम अनावश्यक घड्याळ चालू करू शकते.
संदर्भ घड्याळ स्विचओव्हर वैशिष्ट्य वापरून, तुम्ही दुसऱ्या इनपुट घड्याळासाठी वारंवारता निर्दिष्ट करू शकता आणि स्विचओव्हरसाठी मोड आणि विलंब निवडू शकता.

घड्याळाचे नुकसान शोधणे आणि संदर्भ घड्याळ स्विचओव्हर ब्लॉकमध्ये खालील कार्ये आहेत:

संदर्भ घड्याळ स्थितीचे निरीक्षण करते. संदर्भ घड्याळ अयशस्वी झाल्यास, घड्याळ स्वयंचलितपणे बॅकअप घड्याळ इनपुट स्त्रोतावर स्विच करते. घड्याळ इव्हेंटची सूचना देण्यासाठी clkbad आणि activeclk सिग्नलची स्थिती अद्यतनित करते.
दोन भिन्न फ्रिक्वेन्सी दरम्यान संदर्भ घड्याळ पुढे आणि मागे स्विच करते. स्वहस्ते स्विच क्रिया नियंत्रित करण्यासाठी extswitch सिग्नल वापरा. स्विचओव्हर झाल्यानंतर, PLL तात्पुरते लॉक गमावू शकते आणि गणना प्रक्रियेतून जाऊ शकते.

पीएलएल-टू-पीएलएल कॅस्केडिंग

तुम्ही तुमच्या डिझाइनमध्ये PLL कॅस्केड केल्यास, स्रोत (अपस्ट्रीम) PLL मध्ये लोबँडविड्थ सेटिंग असणे आवश्यक आहे, तर गंतव्यस्थान (डाउनस्ट्रीम) PLL मध्ये हायबँडविड्थ सेटिंग असणे आवश्यक आहे. कॅस्केडिंग दरम्यान, स्रोत PLL चे आउटपुट गंतव्य PLL चे संदर्भ घड्याळ (इनपुट) म्हणून काम करते. कॅस्केड केलेल्या PLL ची बँडविड्थ सेटिंग्ज वेगळी असणे आवश्यक आहे. कॅस्केड केलेल्या पीएलएलची बँडविड्थ सेटिंग्ज समान असल्यास, कॅसकेडेड पीएलएल ampठराविक फ्रिक्वेन्सीवर लाइफ फेज नॉइज. एडजेप्लिन इनपुट क्लॉक सोर्स फ्रॅक्चरेबल फ्रॅक्शनल पीएलएलमधील इंटर-कॅस्केडिंगसाठी वापरला जातो.

बंदरे

तक्ता 6. IOPLL IP कोर पोर्ट्स

पॅरामीटर	प्रकार	अट	वर्णन
refclk	इनपुट	आवश्यक आहे	संदर्भ घड्याळ स्रोत जो I/O PLL चालवतो.
पहिला	इनपुट	आवश्यक आहे	आउटपुट घड्याळांसाठी असिंक्रोनस रीसेट पोर्ट. सर्व आउटपुट घड्याळे 0 च्या मूल्यावर रीसेट करण्यासाठी हे पोर्ट उंचावर चालवा. तुम्ही हे पोर्ट वापरकर्ता नियंत्रण सिग्नलशी कनेक्ट करणे आवश्यक आहे.
fbclk	इनपुट	ऐच्छिक	I/O PLL साठी बाह्य फीडबॅक इनपुट पोर्ट. जेव्हा I/O PLL बाह्य फीडबॅक मोडमध्ये किंवा शून्य-विलंब बफर मोडमध्ये कार्यरत असतो तेव्हा IOPLL IP कोर हे पोर्ट तयार करतो. फीडबॅक लूप पूर्ण करण्यासाठी, बोर्ड-स्तरीय कनेक्शनने fbclk पोर्ट आणि I/O PLL च्या बाह्य घड्याळ आउटपुट पोर्टला जोडणे आवश्यक आहे.
fboutclk	आउटपुट	ऐच्छिक	मिमिक सर्किटरीद्वारे fbclk पोर्टला फीड करणारे पोर्ट. I/O PLL बाह्य फीडबॅक मोडमध्ये असेल तरच fboutclk पोर्ट उपलब्ध आहे.
zdbfbclk	द्विदिशात्मक	ऐच्छिक	द्विदिशात्मक पोर्ट जो नक्कल सर्किटरीशी जोडतो. हा पोर्ट द्विदिशात्मक पिनशी जोडला गेला पाहिजे जो I/O PLL च्या सकारात्मक फीडबॅक समर्पित आउटपुट पिनवर ठेवला आहे. जर I/O PLL शून्य-विलंब बफर मोडमध्ये असेल तरच zdbfbclk पोर्ट उपलब्ध आहे. शून्य-विलंब बफर मोड वापरताना सिग्नल रिफ्लेक्शन टाळण्यासाठी, द्विदिश I/O पिनवर बोर्ड ट्रेस ठेवू नका.
लॉक केलेले	आउटपुट	ऐच्छिक	जेव्हा PLL लॉक घेते तेव्हा IOPLL IP कोर या पोर्टला उंचावर नेतो. जोपर्यंत IOPLL लॉक आहे तोपर्यंत बंदर उंचावर राहते. जेव्हा संदर्भ घड्याळ आणि फीडबॅक घड्याळाचे टप्पे आणि फ्रिक्वेन्सी असतात तेव्हा I/O PLL लॉक केलेल्या पोर्टचा दावा करते
*चालू ठेवले…*

पॅरामीटर	प्रकार	अट	वर्णन
			समान किंवा लॉक सर्किट सहिष्णुता आत. जेव्हा दोन घड्याळ सिग्नलमधील फरक लॉक सर्किट सहनशीलतेपेक्षा जास्त असतो, तेव्हा I/O PLL लॉक गमावतो.
refclk1	इनपुट	ऐच्छिक	दुसरा संदर्भ घड्याळ स्रोत जो घड्याळ स्विचओव्हर वैशिष्ट्यासाठी I/O PLL चालवतो.
extswitch	इनपुट	ऐच्छिक	घड्याळ मॅन्युअली स्विच करण्यासाठी कमीत कमी 1 घड्याळ चक्रांसाठी extswitch सिग्नल कमी (0'b3) दाबा.
activeclk	आउटपुट	ऐच्छिक	I/O PLL द्वारे कोणता संदर्भ घड्याळ स्रोत वापरला आहे हे दर्शवण्यासाठी आउटपुट सिग्नल.
clkbad	आउटपुट	ऐच्छिक	आउटपुट सिग्नल जे संदर्भ घड्याळ स्त्रोताची स्थिती चांगली किंवा वाईट आहे हे दर्शवते.
cascade_out	आउटपुट	ऐच्छिक	डाउनस्ट्रीम I/O PLL मध्ये फीड करणारा आउटपुट सिग्नल.
adjpllin	इनपुट	ऐच्छिक	अपस्ट्रीम I/O PLL वरून फीड करणारा इनपुट सिग्नल.
outclk_[]	आउटपुट	ऐच्छिक	I/O PLL वरून आउटपुट घड्याळ.

IOPLL इंटेल FPGA IP कोर वापरकर्ता मार्गदर्शक संग्रहण

IP कोर आवृत्ती सूचीबद्ध नसल्यास, मागील IP कोर आवृत्तीसाठी वापरकर्ता मार्गदर्शक लागू होतो

आयपी कोर आवृत्ती	वापरकर्ता मार्गदर्शक
17.0	Altera I/O फेज-लॉक केलेले लूप (Altera IOPLL) IP कोर वापरकर्ता मार्गदर्शक
16.1	Altera I/O फेज-लॉक केलेले लूप (Altera IOPLL) IP कोर वापरकर्ता मार्गदर्शक
16.0	Altera I/O फेज-लॉक केलेले लूप (Altera IOPLL) IP कोर वापरकर्ता मार्गदर्शक
15.0	Altera I/O फेज-लॉक केलेले लूप (Altera IOPLL) IP कोर वापरकर्ता मार्गदर्शक

IOPLL इंटेल FPGA IP कोर वापरकर्ता मार्गदर्शकासाठी दस्तऐवज पुनरावृत्ती इतिहास

दस्तऐवज आवृत्ती	इंटेल क्वार्टस® प्राइम आवृत्ती	बदल
2019.06.24	18.1	मध्ये समर्पित घड्याळ इनपुटसाठी वर्णन अद्यतनित केले ठराविक I/O PLL आर्किटेक्चर आकृती
2019.01.03	18.1	• अद्यतनित केले PLL LVDS_CLK/LOADEN आउटपुट पोर्टमध्ये प्रवेश मध्ये पॅरामीटर IOPLL IP कोर पॅरामीटर्स - सेटिंग्ज टॅब टेबल • मध्ये zdbfbclk पोर्टसाठी वर्णन अद्यतनित केले IOPLL IP कोर पोर्ट्स टेबल
2018.09.28	18.1	• मध्ये extswitch साठी वर्णन दुरुस्त केले IOPLL IP कोर पोर्ट्स टेबल • इंटेल रीब्रँडिंगनुसार खालील आयपी कोरचे नाव बदलले: — Altera IOPLL IP कोर बदलून IOPLL इंटेल FPGA IP कोर केला. — अल्टेरा पीएलएल रीकॉन्फिगरेशन आयपी कोअर पीएलएल रीकॉन्फिगरेशन इंटेल एफपीजीए आयपी कोरमध्ये बदलला. — Arria 10 FPLL IP core fPLL Intel Arria 10/Cyclone 10 FPGA IP कोर मध्ये बदलले.

तारीख	आवृत्ती	बदल
जून २०२४	2017.06.16	• Intel Cyclone 10 GX उपकरणांसाठी समर्थन जोडले. • इंटेल म्हणून पुनर्ब्रँड केलेले.
डिसेंबर २०२०	2016.12.05	IP कोरच्या पहिल्या पोर्टचे वर्णन अद्यतनित केले.
जून २०२४	2016.06.23	• अपडेट केलेले IP कोर पॅरामीटर्स – सेटिंग्ज टॅब सारणी. - मॅन्युअल ओव्हरराइड पॅरामीटर्ससह मॅन्युअल स्विचओव्हर आणि ऑटोमॅटिक स्विचओव्हरसाठी वर्णन अद्यतनित केले. घड्याळ स्विचओव्हर नियंत्रण सिग्नल सक्रिय कमी आहे. - स्विचओव्हर विलंब पॅरामीटरसाठी वर्णन अद्यतनित केले. • IP कोर पॅरामीटर्समध्ये डीपीएस काउंटर निवड पॅरामीटरसाठी परिभाषित M आणि C काउंटर - डायनॅमिक रीकॉन्फिगरेशन टॅब टेबल. • टिपिकल I/O PLL आर्किटेक्चर डायग्राममध्ये क्लॉकस्विच वरून एक्स्टस्विचमध्ये क्लॉक स्विचओव्हर पोर्टचे नाव बदलले.
2016 मे	2016.05.02	अद्यतनित आयपी कोर पॅरामीटर्स – डायनॅमिक रीकॉन्फिगरेशन टॅब सारणी.
2015 मे	2015.05.04	आयपी कोअर पॅरामीटर्स - सेटिंग्ज टॅब टेबलमध्ये PLL LVDS_CLK/LOADEN आउटपुट पोर्ट पॅरामीटरमध्ये प्रवेश सक्षम करण्यासाठी वर्णन अद्यतनित केले. Altera IOPLL आणि Altera LVDS SERDES IP Cores टेबलमधील सिग्नल इंटरफेसमध्ये I/O आणि हाय स्पीड I/O मधील Arria 10 डिव्हाइसेस अध्यायात लिंक जोडली आहे.
ऑगस्ट २०२४	2014.08.18	प्रारंभिक प्रकाशन.

कागदपत्रे / संसाधने

intel UG-01155 IOPLL FPGA IP कोर [pdf] वापरकर्ता मार्गदर्शक
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP कोर, FPGA IP कोर

संदर्भ

वापरकर्ता मॅन्युअल

intel UG-01155 IOPLL FPGA IP कोर

IOPLL Intel® FPGA IP कोर वापरकर्ता मार्गदर्शक