intel UG-01155 IOPLL FPGA IP Core

Ažurirano za Intel® Quartus® Prime Design Suite: 18.1

IOPLL Intel® FPGA IP Core korisnički vodič

IOPLL Intel® FPGA IP jezgro vam omogućava da konfigurišete podešavanja Intel Arria® 10 i Intel Cyclone® 10 GX I/O PLL.

IOPLL IP jezgro podržava sljedeće karakteristike:

• Podržava šest različitih načina povratne sprege: direktan, eksterni feedback, normalan, sinhroni izvor, bafer sa nultim kašnjenjem i LVDS način rada.
• Generiše do devet izlaznih signala takta za Intel Arria 10 i Intel CycloneM 10 GX uređaje.
• Prebacuje između dva referentna ulazna sata.
• Podržava susedni PLL (adjpllin) ulaz za povezivanje sa uzvodnim PLL u PLL kaskadnom režimu.
• Generiše inicijalizaciju memorije File (.mif) i omogućava PLL dynamicVreconfiguration.
• Podržava PLL dinamički fazni pomak.

Povezane informacije

• Uvod u Intel FPGA IP jezgra
  Pruža više informacija o Intel FPGA IP jezgrima i uređivaču parametara.
• Načini rada na stranici 9
• Izlazni satovi na stranici 10
• Prebacivanje referentnog sata na stranici 10
• PLL-to-PLL kaskadno na stranici 11
• IOPLL Intel FPGA IP Core Korisnički vodič Arhiva na stranici 12

Pruža listu korisničkih vodiča za prethodne verzije IOPLL Intel FPGA IP jezgra.

Podrška porodici uređaja

IOPLL IP jezgro podržava samo Intel Arria 10 i Intel Cyclone 10 GX porodice uređaja.

IOPLL IP jezgrini parametri

IOPLL IP uređivač parametara se pojavljuje u PLL kategoriji IP kataloga.

Parametar	Pravna vrijednost	Opis
Porodica uređaja	Intel Arria 10, Intel Cyclone 10 GX	Određuje porodicu uređaja.
Komponenta	—	Određuje ciljani uređaj.
Speed ​​Grade	—	Određuje stepen brzine za ciljani uređaj.
PLL mod	Integer-N PLL	Određuje način koji se koristi za IOPLL IP jezgro. Jedina legalna selekcija je Integer-N PLL. Ako vam je potreban frakcijski PLL, morate koristiti fPLL Intel Arria 10/Cyclone 10 FPGA IP jezgro.
Referentna frekvencija sata	—	Određuje ulaznu frekvenciju za ulazni sat, refclk, u MHz. Zadana vrijednost je 100.0 MHz. Minimalna i maksimalna vrijednost zavise od odabranog uređaja.
Omogući zaključani izlazni port	Uključite ili isključite	Uključite da biste omogućili zaključani port.
Omogućite fizičke parametre izlaznog sata	Uključite ili isključite	Uključite za unos fizičkih parametara PLL brojača umjesto specificiranja željene izlazne frekvencije takta.
Način rada	direktno, eksterne povratne informacije, normalno, izvor sinhroni, nulti bafer kašnjenja, ili lvds	Određuje rad PLL-a. Zadana operacija je direktno način rada. • Ako odaberete direktno U modu, PLL minimizira dužinu puta povratne sprege kako bi proizveo najmanji mogući podrhtavanje na PLL izlazu. Interni i eksterni izlazni takt PLL-a su fazno pomaknuti u odnosu na ulaz PLL takta. U ovom načinu rada, PLL ne kompenzira ni jednu mrežu takta. • Ako odaberete normalno modu, PLL kompenzuje kašnjenje interne mreže takta koju koristi izlaz takta. Ako se PLL također koristi za pokretanje eksternog izlaznog pina sata, dolazi do odgovarajućeg pomaka faze signala na izlaznom pinu. • Ako odaberete izvor sinhroni modu, kašnjenje takta od pina do I/O ulaznog registra odgovara kašnjenju podataka od pina do I/O ulaznog registra. • Ako odaberete eksterne povratne informacije modu, morate spojiti fbclk ulazni port na ulazni pin. Veza na nivou ploče mora povezati i ulazni pin i izlazni port eksternog sata, fboutclk. Fbclk port je poravnat sa ulaznim taktom. • Ako odaberete nulti bafer kašnjenja modu, PLL mora hraniti eksterni izlazni pin takta i kompenzirati kašnjenje koje je uveo taj pin. Signal koji se posmatra na pinu je sinhronizovan sa ulaznim taktom. Izlaz PLL takta povezuje se na altbidir port i pokreće zdbfbclk kao izlazni port. Ako PLL također pokreće internu mrežu takta, javlja se odgovarajući fazni pomak te mreže. • Ako odaberete lvds modu, održava se isti odnos podataka i vremena za pinove na internom SERDES registru za hvatanje. Režim kompenzuje kašnjenja u LVDS mreži takta, i između pina podataka i pina ulaza sata do staza registra za snimanje SERDES.
Broj satova	1–9	Određuje broj izlaznih taktova potrebnih za svaki uređaj u PLL dizajnu. Zatražena podešavanja za izlaznu frekvenciju, fazni pomak i radni ciklus su prikazana na osnovu broja izabranih taktova.
Odredite VCO frekvenciju	Uključite ili isključite	Omogućava vam da ograničite VCO frekvenciju na određenu vrijednost. Ovo je korisno kada kreirate PLL za LVDS eksterni mod, ili ako se želi određena veličina koraka dinamičkog pomaka faze.
nastavak…

Parametar	Pravna vrijednost	Opis
VCO frekvencija (1)	—	• Kada Omogućite fizičke parametre izlaznog sata je uključen— prikazuje frekvenciju VCO na osnovu vrijednosti za Referentna frekvencija sata, Faktor množenja (M-Counter), i Faktor dijeljenja (N-Counter). • Kada Omogućite fizičke parametre izlaznog sata je isključen— omogućava vam da odredite traženu vrijednost za VCO frekvenciju. Zadana vrijednost je 600.0 MHz.
Dajte globalno ime sata	Uključite ili isključite	Omogućava vam da preimenujete naziv izlaznog sata.
Naziv sata	—	Ime korisničkog sata za Synopsis Design Constraints (SDC).
Željena frekvencija	—	Određuje frekvenciju izlaznog takta odgovarajućeg porta izlaznog takta, outclk[], u MHz. Zadana vrijednost je 100.0 MHz. Minimalne i maksimalne vrijednosti zavise od uređaja koji se koristi. PLL čita samo brojeve na prvih šest decimalnih mjesta.
Stvarna frekvencija	—	Omogućava vam da odaberete stvarnu frekvenciju izlaznog takta sa liste dostižnih frekvencija. Zadana vrijednost je najbliža dostižna frekvencija željenoj frekvenciji.
Phase Shift jedinice	ps or stepeni	Određuje jedinicu pomaka faze za odgovarajući port izlaznog sata, outclk[], u pikosekundama (ps) ili stepenima.
Željeni fazni pomak	—	Određuje traženu vrijednost za fazni pomak. Zadana vrijednost je 0ps.
Stvarni pomak faze	—	Omogućava vam da odaberete stvarni fazni pomak sa liste dostižnih vrijednosti pomaka faze. Zadana vrijednost je najbliži mogući fazni pomak željenom faznom pomaku.
Željeni radni ciklus	0.0–100.0	Određuje traženu vrijednost za radni ciklus. Zadana vrijednost je 50.0%.
Stvarni radni ciklus	—	Omogućava vam da odaberete stvarni radni ciklus sa liste dostižnih vrijednosti radnog ciklusa. Zadana vrijednost je najbliži ostvarivi radni ciklus željenom radnom ciklusu.
Faktor množenja (M-Counter) (2)	4–511	Određuje faktor množenja M-brojača. Dozvoljeni raspon brojača M je 4–511. Međutim, ograničenja minimalne dozvoljene frekvencije PFD-a i maksimalne dozvoljene frekvencije VCO ograničavaju efektivni opseg brojača M na 4–160.
Faktor dijeljenja (N-Counter) (2)	1–511	Određuje faktor podjele N-brojača. Dozvoljeni raspon brojača N je 1–511. Međutim, ograničenja minimalne dozvoljene frekvencije PFD ograničavaju efektivni opseg brojača N na 1–80.
Faktor dijeljenja (C-Counter) (2)	1–511	Određuje faktor podjele za izlazni sat (C-brojač).

1. Ovaj parametar je dostupan samo kada je Omogući parametre fizičkog izlaznog sata isključeno.
2. Ovaj parametar je dostupan samo kada je uključeno Omogućavanje parametara fizičkog izlaznog sata.

IOPLL IP Core Parameters – Tab Settings

Tablica 2. IOPLL IP jezgrini parametri – kartica Postavke

Parametar	Pravna vrijednost	Opis
PLL propusni opseg Unaprijed	Nisko, Srednje, ili Visoko	Određuje prethodno podešenu postavku PLL propusnog opsega. Zadani odabir je Nisko.
PLL Auto Reset	Uključite ili isključite	Automatski samoresetuje PLL nakon gubitka zaključavanja.
Kreirajte drugi ulaz clk 'refclk1'	Uključite ili isključite	Uključite da biste osigurali rezervni sat vezan na vaš PLL koji se može prebaciti s vašim originalnim referentnim satom.
Druga referentna frekvencija sata	—	Odabire frekvenciju drugog ulaznog signala sata. Zadana vrijednost je 100.0 MHz. Minimalna i maksimalna vrijednost zavise od uređaja koji se koristi.
Kreirajte signal 'active_clk' koji označava ulazni sat koji se koristi	Uključite ili isključite	Uključite za kreiranje Activeclk izlaza. Activeclk izlaz pokazuje ulazni sat koji koristi PLL. Nizak izlazni signal označava refclk, a visok izlazni signal označava refclk1.
Kreirajte 'clkbad' signal za svaki od ulaznih taktova	Uključite ili isključite	Uključite da kreirate dva clkbad izlaza, po jedan za svaki ulazni sat. Nizak izlazni signal ukazuje da sat radi, a visok izlazni signal ukazuje da sat ne radi.
Switchover Mode	Automatsko prebacivanje, Ručno prebacivanje, ili Automatsko prebacivanje sa ručnim preklapanjem	Određuje način prebacivanja za dizajnersku aplikaciju. IP podržava tri načina prebacivanja: • Ako odaberete Automatsko prebacivanje modu, PLL sklop nadgleda odabrani referentni sat. Ako se jedan sat zaustavi, kolo se automatski prebacuje na rezervni sat u nekoliko ciklusa takta i ažurira statusne signale, clkbad i activeclk. • Ako odaberete Ručno prebacivanje modu, kada se kontrolni signal, preklopi, promijeni iz logičkog visokog u logički nizak i ostane nizak najmanje tri ciklusa takta, ulazni sat se prebacuje na drugi sat. Extswitch se može generirati iz FPGA jezgrene logike ili ulaznog pina. • Ako odaberete Automatsko prebacivanje sa ručnim preklapanjem modu, kada je signal izlaznog prekidača nizak, on nadjačava funkciju automatskog prebacivanja. Sve dok izlazni prekidač ostaje nizak, daljnja akcija prebacivanja je blokirana. Da biste odabrali ovaj način rada, vaša dva izvora takta moraju biti pokrenuta i frekvencija dva sata ne može se razlikovati za više od 20%. Ako oba sata nisu na istoj frekvenciji, ali je njihova razlika u periodu unutar 20%, blok za detekciju gubitka takta može otkriti izgubljeni sat. PLL najvjerovatnije ispadne iz zaključavanja nakon prebacivanja ulaza PLL takta i treba mu vremena da se ponovo zaključa.
Odgoda prebacivanja	0–7	Dodaje određenu količinu kašnjenja ciklusa u proces prebacivanja. Zadana vrijednost je 0.
Pristup PLL LVDS_CLK/ LOADEN izlaznom portu	Onemogućeno, Omogući LVDS_CLK/ LOADEN 0, ili Omogući LVDS_CLK/ LOADEN 0 & 1	Odaberite Omogući LVDS_CLK/LOADEN 0 or Omogućite LVDS_CLK/ LOADEN 0 & 1 da omogućite PLL lvds_clk ili loaden izlazni port. Omogućava ovaj parametar u slučaju da PLL napaja LVDS SERDES blok sa eksternim PLL-om. Kada koristite I/O PLL outclk portove sa LVDS portovima, outclk[0..3] se koriste za lvds_clk[0,1] i loaden[0,1] portove, outclk4 se može koristiti za coreclk portove.
Omogućite pristup PLL DPA izlaznom portu	Uključite ili isključite	Uključite da biste omogućili PLL DPA izlazni port.
nastavak…

Parametar	Pravna vrijednost	Opis
Omogućite pristup PLL izlaznom portu eksternog sata	Uključite ili isključite	Uključite da biste omogućili izlazni port eksternog sata PLL-a.
Određuje koji outclk će se koristiti kao extclk_out[0] izvor	C0 – C8	Određuje izlazni port koji će se koristiti kao extclk_out[0] izvor.
Određuje koji outclk će se koristiti kao extclk_out[1] izvor	C0 – C8	Određuje izlazni port koji će se koristiti kao extclk_out[1] izvor.

Cascading Tab

Tablica 3. IOPLL IP jezgrini parametri – Kaskadna kartica3

Parametar	Pravna vrijednost	Opis
Kreirajte 'kaskadni izlaz' signal za povezivanje sa nizvodnim PLL-om	Uključite ili isključite	Uključite za kreiranje porta cascade_out, koji ukazuje da je ovaj PLL izvor i da se povezuje sa odredišnim (nizvodnim) PLL-om.
Određuje koji outclk će se koristiti kao kaskadni izvor	0–8	Određuje kaskadni izvor.
Kreirajte adjpllin ili cclk signal za povezivanje sa uzvodnim PLL-om	Uključite ili isključite	Uključite da biste kreirali ulazni port, koji označava da je ovaj PLL odredište i da se povezuje sa izvornim (uzvodnim) PLL-om.

Kartica Dinamička rekonfiguracija

Tablica 4. IOPLL IP jezgrini parametri – kartica Dinamička rekonfiguracija

Parametar	Pravna vrijednost	Opis
Omogući dinamičku rekonfiguraciju PLL-a	Uključite ili isključite	Uključite omogućavanje dinamičke rekonfiguracije ovog PLL-a (u kombinaciji sa PLL Reconfig Intel FPGA IP jezgrom).
Omogućite pristup dinamičkim portovima pomaka faze	Uključite ili isključite	Uključite omogućavanje interfejsa dinamičkog pomaka faze sa PLL-om.
MIF Generation Opcija (3)	Generiraj Novi MIF File, Dodajte konfiguraciju postojećem MIF-u File, i Kreirajte MIF File tokom IP Generacije	Ili kreirajte novi .mif file koji sadrži trenutnu konfiguraciju I/O PLL-a ili dodajte ovu konfiguraciju postojećem .mif file. Možete koristiti ovaj .mif file tokom dinamičke rekonfiguracije za rekonfiguraciju I/O PLL-a na njegove trenutne postavke.
Put do novog MIF-a file (4)	—	Unesite lokaciju i file naziv novog .mif file biti kreiran.
Put do postojećeg MIF-a file (5)	—	Unesite lokaciju i file naziv postojećeg .mif file namjeravate dodati.
nastavak…

1. Ovaj parametar je dostupan samo kada je uključeno Omogući dinamičku rekonfiguraciju PLL-a.
2. Ovaj parametar je dostupan samo kada se generiše novi MIF File je odabrano kao MIF Generation
   Opcija.

   Parametar	Pravna vrijednost	Opis
   Omogućite dinamički pomak faze za MIF stream (3)	Uključite ili isključite	Uključite za pohranjivanje dinamičkih svojstava pomaka faze za rekonfiguraciju PLL-a.
   Izbor DPS brojača (6)	C0–C8, Svi C, or M	Odabire brojač koji će se podvrgnuti dinamičkom faznom pomaku. M je brojač povratnih informacija, a C je brojač posle skale.
   Broj dinamičkih faznih pomaka (6)	1–7	Odabire broj koraka pomaka faze. Veličina pojedinačnog prirasta pomaka faze jednaka je 1/8 VCO perioda. Zadana vrijednost je 1.
   Smjer dinamičkog pomaka faze (6)	Pozitivno or Negativno	Određuje smjer dinamičkog pomaka faze za pohranjivanje u PLL MIF.

3. Ovaj parametar je dostupan samo kada dodate konfiguraciju postojećem MIF-u File je odabrano kao MIF Generation Option

IOPLL IP jezgrini parametri – kartica Napredni parametri

Tablica 5. IOPLL IP jezgrini parametri – kartica Napredni parametri

Parametar	Pravna vrijednost	Opis
Napredni parametri	—	Prikazuje tabelu fizičkih PLL postavki koje će biti implementirane na osnovu vašeg unosa.

Funkcionalni opis

• I/O PLL je sistem za kontrolu frekvencije koji generiše izlazni takt tako što se sinhronizuje sa ulaznim taktom. PLL upoređuje faznu razliku između ulaznog signala i izlaznog signala voltage-kontroliranim oscilatorom (VCO), a zatim izvodi faznu sinhronizaciju kako bi održao konstantan fazni ugao (zaključavanje) na frekvenciji ulaznog ili referentnog signala. Sinhronizacija ili negativna povratna sprega sistema prisiljava PLL da bude fazno zaključan.
• PLL-ove možete konfigurirati kao množitelje frekvencije, razdjelnike, demodulatore, generatore za praćenje ili kola za oporavak takta. Možete koristiti PLL-ove za generiranje stabilnih frekvencija, vraćanje signala iz bučnog komunikacijskog kanala ili distribuciju signala takta kroz vaš dizajn.

Građevinski blokovi PLL-a

Glavni blokovi I/O PLL-a su detektor fazne frekvencije (PFD), pumpa punjenja, filter petlje, VCO i brojači, kao što je brojač povratnih informacija (M), brojač pre-skale (N) i post- brojači vage (C). PLL arhitektura ovisi o uređaju koji koristite u svom dizajnu.

Ovaj parametar je dostupan samo kada je uključeno Enable Dynamic Phase Shift for MIF Streaming.

Tipična I/O PLL arhitektura

• Sljedeći termini se obično koriste za opisivanje ponašanja PLL-a:
  Vrijeme zaključavanja PLL-a—poznato i kao vrijeme akvizicije PLL-a. Vrijeme zaključavanja PLL-a je vrijeme za PLL da postigne ciljnu frekvenciju i odnos faze nakon uključivanja, nakon programirane promjene izlazne frekvencije ili nakon resetiranja PLL-a. Napomena: Softver za simulaciju ne modelira realno vrijeme zaključavanja PLL-a. Simulacija pokazuje nerealno brzo vrijeme zaključavanja. Za specifikaciju stvarnog vremena zaključavanja pogledajte tehnički list uređaja.
• PLL rezolucija—minimalna vrijednost povećanja frekvencije za PLL VCO. Broj bitova u M i N brojačima određuje vrijednost PLL rezolucije.
• PLL sample rate—FREF sampfrekvencija potrebna za obavljanje korekcije faze i frekvencije u PLL-u. PLL sampstopa je FREF /N.

PLL Lock

PLL zaključavanje zavisi od dva ulazna signala u detektoru fazne frekvencije. Signal zaključavanja je asinhroni izlaz PLL-ova. Broj ciklusa potrebnih za gejtiranje signala zaključavanja ovisi o ulaznom taktu PLL-a koji taktira sklop za zaključavanje s zatvaranjem. Podijelite maksimalno vrijeme zaključavanja PLL-a s periodom ulaznog takta PLL-a da biste izračunali broj ciklusa takta potrebnih za gejtiranje signala zaključavanja.

Načini rada

IOPLL IP jezgro podržava šest različitih načina povratne sprege. Svaki mod omogućava množenje i dijeljenje sata, fazni pomak i programiranje radnog ciklusa.

Izlazni satovi

• IOPLL IP jezgro može generirati do devet izlaznih signala takta. Generirani izlazni signali takta taktiraju jezgro ili vanjske blokove izvan jezgre.
• Možete koristiti signal za resetovanje da resetujete izlaznu vrednost takta na 0 i onemogućite PLL izlazne taktove.
• Svaki izlazni sat ima skup traženih postavki gdje možete specificirati željene vrijednosti za izlaznu frekvenciju, fazni pomak i radni ciklus. Željene postavke su postavke koje želite implementirati u svoj dizajn.
• Stvarne vrijednosti za frekvenciju, fazni pomak i radni ciklus su najbliže postavke (najbolje približne od željenih postavki) koje se mogu implementirati u PLL krug.

Prebacivanje referentnog sata

Funkcija prebacivanja referentnog takta omogućava PLL-u da prelazi između dva referentna ulazna takta. Koristite ovu funkciju za redundantnost sata ili za aplikaciju sa dvostrukim taktom kao što je sistem. Sistem može uključiti redundantni sat ako primarni sat prestane da radi.
Koristeći funkciju prebacivanja referentnog sata, možete odrediti frekvenciju za drugi ulazni sat i odabrati način rada i kašnjenje za prebacivanje.

Detekcija gubitka takta i blok za prebacivanje referentnog takta ima sljedeće funkcije:

• Nadgleda status referentnog sata. Ako referentni sat pokvari, sat se automatski prebacuje na rezervni izvor ulaznog sata. Sat ažurira status clkbad i activeclk signala kako bi upozorio na događaj.
• Prebacuje referentni sat naprijed-nazad između dvije različite frekvencije. Koristite signal prekidača za ručnu kontrolu radnje prekidača. Nakon što dođe do prebacivanja, PLL može privremeno izgubiti zaključavanje i proći kroz proces obračuna.

PLL-to-PLL kaskadno

Ako kaskadnete PLL-ove u svom dizajnu, izvorni (uzvodni) PLL mora imati postavku niske propusnosti, dok odredišni (nizvodno) PLL mora imati postavku visoke propusnosti. Tokom kaskadiranja, izlaz izvornog PLL-a služi kao referentni sat (ulaz) odredišnog PLL-a. Postavke propusnog opsega kaskadnih PLL-ova moraju biti različite. Ako su postavke propusnog opsega kaskadnih PLL-ova iste, kaskadni PLL-ovi mogu amplify fazni šum na određenim frekvencijama. Adjpllin ulazni izvor takta se koristi za međukaskadno povezivanje između frakturiranih PLL-ova.

Luke

Tablica 6. IOPLL IP jezgreni portovi

Parametar	Tip	Stanje	Opis
refclk	Input	Obavezno	Izvor referentnog takta koji pokreće I/O PLL.
prvo	Input	Obavezno	Port za asinhroni reset za izlazne taktove. Podesite ovaj port visoko da resetujete sve izlazne taktove na vrednost 0. Morate da povežete ovaj port sa korisničkim kontrolnim signalom.
fbclk	Input	Opciono	Eksterni ulazni port za povratne informacije za I/O PLL. IOPLL IP jezgro kreira ovaj port kada I/O PLL radi u načinu eksterne povratne sprege ili režimu bafera sa nultom kašnjenjem. Da bi se završila petlja povratne sprege, veza na nivou ploče mora povezati fbclk port i vanjski izlazni port takta I/O PLL-a.
fboutclk	Izlaz	Opciono	Port koji napaja fbclk port kroz mimičko kolo. Fboutclk port je dostupan samo ako je I/O PLL u načinu eksterne povratne informacije.
zdbfbclk	Dvosmerni	Opciono	Dvosmjerni port koji se povezuje na mimičko kolo. Ovaj port se mora povezati na dvosmjerni pin koji je postavljen na namjenski izlazni pin sa pozitivnom povratnom spregom I/O PLL-a. Zdbfbclk port je dostupan samo ako je I/O PLL u režimu bafera sa nultim kašnjenjem. Da biste izbjegli refleksiju signala kada koristite bafer mod s nultom kašnjenjem, nemojte postavljati tragove ploče na dvosmjerni I/O pin.
zaključano	Izlaz	Opciono	IOPLL IP jezgro pokreće ovaj port visoko kada se PLL zaključa. Port ostaje visok sve dok je IOPLL zaključan. I/O PLL potvrđuje zaključani port kada su faze i frekvencije referentnog takta i takta povratne sprege
nastavak…

Parametar	Tip	Stanje	Opis
			isti ili unutar tolerancije kruga za zaključavanje. Kada razlika između dva signala sata prijeđe toleranciju kruga zaključavanja, I/O PLL gubi zaključavanje.
refclk1	Input	Opciono	Drugi referentni izvor takta koji pokreće I/O PLL za funkciju prebacivanja takta.
extswitch	Input	Opciono	Potvrdite da je signal izlaznog prekidača nizak (1'b0) najmanje 3 ciklusa takta da biste ručno prebacili sat.
activeclk	Izlaz	Opciono	Izlazni signal koji pokazuje koji izvor referentnog takta koristi I/O PLL.
clkbad	Izlaz	Opciono	Izlazni signal koji ukazuje da je status referentnog izvora takta dobar ili loš.
cascade_out	Izlaz	Opciono	Izlazni signal koji ulazi u nizvodni I/O PLL.
adjpllin	Input	Opciono	Ulazni signal koji se dovodi iz upstream I/O PLL-a.
outclk_[]	Izlaz	Opciono	Izlazni sat iz I/O PLL.

IOPLL Intel FPGA IP Core Korisnički vodič Arhiva

Ako verzija IP jezgra nije navedena, primjenjuje se korisnički vodič za prethodnu verziju IP jezgre

IP Core verzija	Uputstvo za upotrebu
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Korisničko uputstvo
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Korisničko uputstvo
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Korisničko uputstvo
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Korisničko uputstvo

Istorija revizija dokumenta za IOPLL Intel FPGA IP Core korisnički vodič

Verzija dokumenta	Intel Quartus® Prime Version	Promjene
2019.06.24	18.1	Ažuriran opis za namjenske ulaze za sat u Tipična I/O PLL arhitektura dijagram.
2019.01.03	18.1	• Ažurirano Pristup PLL LVDS_CLK/LOADEN izlaznom portu parametar u IOPLL IP Core Parameters – Tab Settings sto. • Ažuriran opis za zdbfbclk port u IOPLL IP Core Portovi sto.
2018.09.28	18.1	• Ispravljen opis za extswitch u IOPLL IP Core Portovi sto. • Preimenovana su sledeća IP jezgra prema Intelovom rebrandingu: — Promijenjeno Altera IOPLL IP jezgro u IOPLL Intel FPGA IP jezgro. — Promenjeno Altera PLL Reconfig IP jezgro u PLL Reconfig Intel FPGA IP jezgro. — Promijenjeno Arria 10 FPLL IP jezgro u fPLL Intel Arria 10/Cyclone 10 FPGA IP jezgro.

Datum	Verzija	Promjene
juna 2017	2017.06.16	• Dodata podrška za Intel Cyclone 10 GX uređaje. • Rebrendiran u Intel.
decembar 2016	2016.12.05	Ažuriran opis prvog porta IP jezgra.
juna 2016	2016.06.23	• Ažurirani IP Core Parameters – Tablica Settings Tab. — Ažuriran opis za ručno prebacivanje i automatsko prebacivanje sa parametrima ručnog preklapanja. Kontrolni signal za prebacivanje sata je aktivan nizak. — Ažuriran opis za parametar kašnjenja prelaska. • Definirani M i C brojači za parametar DPS Counter Selection u IP Core Parameters – Tablica Dinamička rekonfiguracija. • Promijenjeno ime porta za prebacivanje sata iz clkswitch u extswitch u dijagramu tipične I/O PLL arhitekture.
maja 2016	2016.05.02	Ažurirani parametri IP jezgra – Tablica kartice dinamičke rekonfiguracije.
maja 2015	2015.05.04	Ažuriran je opis parametra Omogući pristup PLL LVDS_CLK/LOADEN izlaznog porta u tablici IP Core Parameters – Settings Tab. Dodana je veza na tablicu Interfejsa signala između Altera IOPLL i Altera LVDS SERDES IP jezgara u poglavlju I/O i High Speed ​​I/O u Arria 10 Devices.
avgust 2014	2014.08.18	Prvo izdanje.

Dokumenti / Resursi

intel UG-01155 IOPLL FPGA IP Core [pdf] Korisnički priručnik UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Reference

• Uputstvo za upotrebu