Directives de conception intel AN 837 pour HDMI FPGA IP
Directives de conception pour HDMI Intel® FPGA IP
Les directives de conception vous aident à implémenter les IP FPGA Intel HDMI (High-Definition Multimedia Interface) à l'aide de périphériques FPGA. Ces directives facilitent la conception des cartes pour les interfaces vidéo HDMI Intel® FPGA IP.
- Guide de l'utilisateur HDMI Intel FPGA IP
- AN 745 : Directives de conception pour l'interface Intel FPGA DisplayPort
Directives de conception HDMI Intel FPGA IP
L'interface HDMI Intel FPGA dispose de canaux de données et d'horloge TMDS (Transition Minimized Differential Signaling). L'interface comporte également un canal de données d'affichage (DDC) de la Video Electronics Standards Association (VESA). Les canaux TMDS transportent des données vidéo, audio et auxiliaires. Le DDC est basé sur le protocole I2C. Le cœur IP HDMI Intel FPGA utilise le DDC pour lire les données d'identification d'affichage étendues (EDID) et échanger des informations de configuration et d'état entre une source et un récepteur HDMI.
Conseils de conception de carte IP HDMI Intel FPGA
Lorsque vous concevez votre système HDMI Intel FPGA IP, tenez compte des conseils de conception de carte suivants.
- N'utilisez pas plus de deux vias par trace et évitez les vias stubs
- Faites correspondre l'impédance de la paire différentielle à l'impédance de l'ensemble connecteur et câble (100 ohms ± 10 %)
- Minimiser l'inclinaison inter-paire et intra-paire pour répondre à l'exigence d'inclinaison du signal TMDS
- Évitez de router une paire différentielle sur un espace dans le plan inférieur
- Utiliser les pratiques de conception de circuits imprimés standard à grande vitesse
- Utilisez des sélecteurs de niveau pour respecter la conformité électrique à la fois au TX et au RX
- Utilisez des câbles robustes, tels que le câble Cat2 pour HDMI 2.0
Diagrammes schématiques
Les diagrammes schématiques Bitec dans les liens fournis illustrent la topologie des cartes de développement Intel FPGA. L'utilisation de la topologie de liaison HDMI 2.0 nécessite que vous respectiez la conformité électrique de 3.3 V. Pour respecter la conformité 3.3 V sur les périphériques Intel FPGA, vous devez utiliser un décaleur de niveau. Utilisez un redriver ou un retimer à couplage CC comme décaleur de niveau pour l'émetteur et le récepteur.
Les dispositifs externes du fournisseur sont TMDS181 et TDP158RSBT, tous deux fonctionnant sur des liaisons couplées en courant continu. Vous avez besoin d'un pull-up approprié sur les lignes CEC pour assurer la fonctionnalité lors de l'interopérabilité avec d'autres dispositifs de télécommande grand public. Les schémas de principe Bitec sont certifiés CTS. La certification est cependant spécifique au niveau du produit. Il est conseillé aux concepteurs de plates-formes de certifier le produit final pour une fonctionnalité appropriée.
Informations connexes
- Schéma de principe de la révision 8 de la carte fille HDMI HSMC
- Schéma de principe de la révision 11 de la carte fille FMC HDMI
- Schéma de principe de la révision 6 de la carte fille FMC HDMI
Détection de connexion à chaud (HPD)
Le signal HPD dépend du signal d'alimentation +5 V entrant, par ex.ample, la broche HPD ne peut être affirmée que lorsque le signal d'alimentation + 5V de la source est détecté. Pour s'interfacer avec un FPGA, vous devez traduire le signal HPD 5V au vol d'E/S FPGAtage niveau (VCCIO), à l'aide d'un voltage traducteur de niveau tel que TI TXB0102, qui n'a pas de résistances pull-up intégrées. Une source HDMI doit abaisser le signal HPD afin de pouvoir faire la différence de manière fiable entre un signal HPD flottant et un signal HPD élevé.tagSignal HPD de niveau e. Un signal d'alimentation HDMI + 5V doit être traduit en vol d'E / S FPGAtage niveau (VCCIO). Le signal doit être faiblement abaissé avec une résistance (10K) pour différencier un signal d'alimentation +5V flottant lorsqu'il n'est pas alimenté par une source HDMI. Un signal d'alimentation de source HDMI + 5 V a une protection contre les surintensités de pas plus de 0.5 A.
Canal de données d'affichage HDMI Intel FPGA IP (DDC)
Le HDMI Intel FPGA IP DDC est basé sur les signaux I2C (SCL et SDA) et nécessite des résistances pull-up. Pour s'interfacer avec un FPGA Intel, vous devez traduire le niveau de signal 5V SCL et SDA vers le vol d'E/S FPGAtage niveau (VCCIO) à l'aide d'un voltagTraducteur de niveau e, tel que TI TXS0102 utilisé dans la carte fille Bitec HDMI 2.0. Le TI TXS0102 voltagLe dispositif de traduction de niveau intègre des résistances pull-up internes de sorte qu'aucune résistance pull-up intégrée n'est nécessaire.
Historique de révision du document pour AN 837 : Directives de conception pour HDMI Intel FPGA IP
| Version du document | Changements |
| 2019.01.28 |
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| Date | Version | Changements |
| Janvier 2018 | 2018.01.22 | Version initiale.
Remarque : Ce document contient des directives de conception HDMI Intel FPGA qui ont été supprimées de AN 745 : Directives de conception pour les interfaces DisplayPort et HDMI et renommées AN 745 : Directives de conception pour l'interface Intel FPGA DisplayPort. |
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IDENTIFIANT: 683677
Version: 2019-01-28
Documents / Ressources
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