intel UG-01155 IOPLL FPGA IP Core Guide pamaké

Ngarojong input PLL (adjpllin) padeukeut pikeun nyambung ka PLL hulu dina modeu cascading PLL.
Ngahasilkeun Initialization Mémori File (.mif) tur ngamungkinkeun PLL dynamicVreconfiguration.

Ngarojong PLL shift fase dinamis.

Émbaran patali

Bubuka pikeun Intel FPGA IP Cores
Nyadiakeun inpo nu langkung lengkep ihwal Intel FPGA IP cores jeung editor parameter.
Modeu Operasi dina kaca 9

Jam kaluaran dina kaca 10
Ngalihkeun Jam Rujukan dina kaca 10

PLL-to-PLL Cascading dina kaca 11
Arsip Panungtun Pamaké Inti FPGA Intel IOPLL di kaca 12

Nyadiakeun daptar pituduh pamaké pikeun vérsi saméméhna tina inti IOPLL Intel FPGA IP.

Rojongan kulawarga Alat

Inti IP IOPLL ngan ukur ngadukung kulawarga alat Intel Arria 10 sareng Intel Cyclone 10 GX.

IOPLL IP Core Parameter

Editor parameter inti IOPLL IP muncul dina kategori PLL tina Katalog IP.

Parameter	Niley Hukum	Katerangan
Kulawarga Alat	Intel Arria 10, Intel Siklon 10 GX	Nangtukeun kulawarga alat.
komponén	—	Nangtukeun alat sasaran.
Kelas Laju	—	Nangtukeun kelas laju pikeun alat anu dituju.
Modeu PLL	Integer-N PLL	Nangtukeun modeu dipaké pikeun inti IOPLL IP. Hijina pilihan légal nyaeta Integer-N PLL. Lamun perlu PLL fractional, anjeun kudu make fPLL Intel Arria 10 / Siklon 10 FPGA IP inti.
Frékuénsi Jam Rujukan	—	Nangtukeun frékuénsi input pikeun jam input, refclk, dina MHz. Nilai standar nyaéta 100.0 MHz. Nilai minimum sareng maksimum gumantung kana alat anu dipilih.
Aktipkeun Port Output Dikonci	Hurungkeun atawa Pareuman	Hurungkeun pikeun ngaktipkeun port dikonci.
Aktipkeun parameter jam kaluaran fisik	Hurungkeun atawa Pareuman	Hurungkeun pikeun nuliskeun parameter counter PLL fisik tinimbang nangtukeun frékuénsi jam kaluaran nu dipikahoyong.
Modeu Operasi	langsung, eupan balik éksternal, biasa, sumber sinkron, enol reureuh panyangga, atawa lvds	Nangtukeun operasi PLL. Operasi standar nyaéta langsung modus. • Lamun anjeun milih nu langsung modeu, PLL ngaminimalkeun panjang jalur eupan balik pikeun ngahasilkeun jitter pangleutikna mungkin dina PLL outputs.The internal-jam jeung kaluaran jam éksternal tina PLL anu fase-shifted kalayan hormat ka input jam PLL. Dina modeu ieu, PLL henteu ngimbangan jaringan jam. • Lamun anjeun milih nu biasa modeu, PLL compensates pikeun reureuh tina jaringan jam internal dipaké ku kaluaran jam. Lamun PLL ogé dipaké pikeun ngajalankeun hiji pin kaluaran jam éksternal, a shift fase pakait tina sinyal dina pin kaluaran lumangsung. • Lamun anjeun milih nu sumber sinkron modeu, jam reureuh tina pin ka I / O input register cocog reureuh data tina pin ka I / O input register. • Lamun anjeun milih nu eupan balik éksternal modeu, anjeun kudu nyambungkeun port input fbclk ka pin input. Sambungan tingkat dewan kedah nyambungkeun pin input sareng port kaluaran jam éksternal, fboutclk. Port fbclk dijajarkeun sareng jam input. • Lamun anjeun milih nu enol reureuh panyangga modeu, PLL kudu eupan hiji pin kaluaran jam éksternal sarta ngimbangan reureuh diwanohkeun ku pin éta. Sinyal anu ditingali dina pin disingkronkeun kana jam input. Output jam PLL nyambung ka port altbidir tur ngajalankeun zdbfbclk salaku port kaluaran. Lamun PLL ogé ngajalankeun jaringan jam internal, a shift fase pakait jaringan éta lumangsung. • Lamun anjeun milih nu lvds modus, data sarua jeung jam hubungan timing tina pin dina register newak SERDES internal dijaga. Modeu ngimbangan telat dina jaringan jam LVDS, sareng antara pin data sareng pin input jam ka jalur register néwak SERDES.
Jumlah Jam	1–9	Nangtukeun jumlah jam kaluaran diperlukeun pikeun tiap alat dina desain PLL. Setélan anu dipénta pikeun frékuénsi kaluaran, shift fase, sareng siklus tugas dipintonkeun dumasar kana jumlah jam anu dipilih.
Sebutkeun Frékuénsi VCO	Hurungkeun atawa Pareuman	Ngidinan anjeun ngawatesan frékuénsi VCO kana nilai anu ditangtukeun. Ieu mangpaat nalika nyieun hiji PLL pikeun mode éksternal LVDS, atawa lamun ukuran hambalan shift fase dinamis husus anu dipikahoyong.
*dituluykeun…*

Parameter	Niley Hukum	Katerangan
Frékuénsi VCO (1)	—	• Iraha Aktipkeun parameter jam kaluaran fisik dihurungkeun— mintonkeun frékuénsi VCO dumasar kana nilai pikeun Frékuénsi Jam Rujukan, Faktor Multiply (M-Counter), jeung Faktor ngabagi (N-Counter). • Iraha Aktipkeun parameter jam kaluaran fisik dipareuman— ngidinan Anjeun pikeun nangtukeun nilai nu dipénta pikeun frékuénsi VCO. Nilai standar nyaéta 600.0 MHz.
Masihan jam ngaran global	Hurungkeun atawa Pareuman	Ngidinan anjeun ngarobih nami jam kaluaran.
Ngaran Jam	—	Ngaran jam pamaké pikeun Synopsis Design Constraints (SDC).
Frékuénsi anu dipikahoyong	—	Nangtukeun frékuénsi jam kaluaran port jam kaluaran saluyu, outclk [], dina MHz. Nilai standar nyaéta 100.0 MHz. Nilai minimum sareng maksimum gumantung kana alat anu dianggo. PLL ukur maca angka dina genep tempat decimal munggaran.
Frékuénsi sabenerna	—	Ngidinan Anjeun pikeun milih frékuénsi jam kaluaran sabenerna tina daptar frékuénsi achievable. Nilai standar nyaéta frékuénsi anu paling caket sareng frékuénsi anu dipikahoyong.
Unit Fase Shift	ps or darajat	Nangtukeun unit shift fase pikeun port jam kaluaran saluyu, outclk [], dina picoseconds (ps) atawa derajat.
Dihoyongkeun Phase Shift	—	Nangtukeun nilai dipénta pikeun shift fase. Nilai standar nyaéta 0 ps.
Shift Fase sabenerna	—	Ngidinan anjeun milih shift fase sabenerna tina daptar nilai shift fase achievable. Nilai standar nyaéta shift fase anu paling caket sareng shift fase anu dipikahoyong.
Daur Kawajiban nu dipikahoyong	0.0–100.0	Nangtukeun nilai dipénta pikeun siklus tugas. Nilai standar nyaéta 50.0%.
Siklus Kawajiban Saleresna	—	Ngidinan anjeun milih siklus tugas sabenerna tina daptar nilai siklus tugas achievable. Nilai standar nyaéta siklus tugas anu paling caket sareng siklus tugas anu dipikahoyong.
Faktor Multiply (M-Counter) (2)	4–511	Nangtukeun faktor multiply of M-counter. Kisaran hukum M counter nyaéta 4–511. Tapi, larangan dina frékuénsi PFD légal minimum jeung frékuénsi VCO légal maksimum ngawatesan rentang M counter éféktif pikeun 4-160.
Faktor ngabagi (N-Counter) (2)	1–511	Nangtukeun faktor ngabagi N-counter. Kisaran hukum counter N nyaéta 1–511. Tapi, larangan dina frékuénsi PFD légal minimum ngawatesan rentang efektip N counter ka 1-80.
Faktor ngabagi (C-Counter) (2)	1–511	Nangtukeun faktor ngabagi pikeun jam kaluaran (C-counter).

Parameter ieu ngan sadia sawaktos Aktipkeun parameter jam kaluaran fisik dipareuman.

Parameter ieu ngan sadia sawaktos Aktipkeun parameter jam kaluaran fisik diaktipkeun.

Parameter Inti IP IOPLL - Tab Setélan

meja 2. IOPLL IP Core Parameter - Tab Setélan

Parameter	Niley Hukum	Katerangan
PLL Bandwidth Prasetél	Lemah, Sedeng, atawa Luhur	Nangtukeun setelan prasetél rubakpita PLL. Pilihan standar nyaéta Lemah.
Reset Otomatis PLL	Hurungkeun atawa Pareuman	Otomatis ngareset PLL nalika kaleungitan konci.
Jieun clk input kadua 'refclk1'	Hurungkeun atawa Pareuman	Hurungkeun pikeun nyayogikeun jam cadangan anu dipasang dina PLL anjeun anu tiasa ngalih sareng jam rujukan asli anjeun.
Frékuénsi Jam Rujukan Kadua	—	Milih frékuénsi sinyal jam input kadua. Nilai standar nyaéta 100.0 MHz. Nilai minimum sareng maksimum gumantung kana alat anu dianggo.
Jieun sinyal 'active_clk' pikeun nunjukkeun jam input anu dianggo	Hurungkeun atawa Pareuman	Hurungkeun pikeun nyieun kaluaran activeclk. Kaluaran activeclk nunjukkeun jam input anu dianggo ku PLL. Sinyal kaluaran rendah nunjukkeun refclk sareng sinyal kaluaran luhur nunjukkeun refclk1.
Jieun sinyal 'clkbad' pikeun tiap jam input	Hurungkeun atawa Pareuman	Hurungkeun pikeun nyieun dua outputs clkbad, hiji keur unggal jam input. Sinyal kaluaran rendah nunjukkeun jam nuju jalan sareng sinyal kaluaran luhur nunjukkeun jam teu jalan.
Modeu Switchover	Otomatis Switchover, Ngalihkeun Manual, atawa Switchover otomatis sareng Override Manual	Nangtukeun mode switchover pikeun aplikasi desain. IP ngarojong tilu modus switchover: • Lamun anjeun milih nu Otomatis Switchover modeu, circuitry PLL ngawas jam rujukan dipilih. Lamun hiji jam eureun, sirkuit otomatis pindah ka jam cadangan dina sababaraha siklus jam jeung ngamutahirkeun sinyal status, clkbad na activeclk. • Lamun anjeun milih nu Ngalihkeun Manual modeu, lamun sinyal kontrol, extswitch, robah tina logika tinggi mun logika low, sarta tetep low salila sahenteuna tilu siklus jam, jam input pindah ka jam séjén. Extswitch tiasa dibangkitkeun tina logika inti FPGA atanapi pin input. • Lamun anjeun milih Switchover otomatis sareng Override Manual modeu, lamun sinyal extswitch low, overrides fungsi switch otomatis. Salami extswitch tetep low, aksi switchover salajengna diblokir. Pikeun milih mode ieu, dua sumber jam anjeun kedah jalan sareng frékuénsi dua jam henteu tiasa bénten langkung ti 20%. Lamun duanana jam henteu dina frékuénsi anu sarua, tapi bédana periode maranéhanana nyaéta dina 20%, blok deteksi leungitna jam bisa ngadeteksi jam leungit. PLL paling dipikaresep kaluar tina konci sanggeus switchover input jam PLL sarta perlu waktu pikeun ngonci deui.
Switchover Reureuh	0–7	Nambahkeun jumlah husus siklus reureuh kana prosés switchover. Nilai standar nyaéta 0.
Aksés ka PLL LVDS_CLK / port kaluaran LOADEN	ditumpurkeun, Aktipkeun LVDS_CLK/ LOAD 0, atawa Aktipkeun LVDS_CLK/ BEBAN 0 & 1	Pilih Aktipkeun LVDS_CLK/LOADEN 0 or Aktipkeun LVDS_CLK/ LOADEN 0 & 1 pikeun ngaktipkeun PLL lvds_clk atawa port kaluaran loaden. Aktipkeun parameter ieu bisi PLL eupan blok LVDS SERDES kalawan PLL éksternal. Lamun ngagunakeun I / O PLL outclk palabuhan kalawan port LVDS, outclk [0..3] dipaké pikeun lvds_clk [0,1] sarta loaden [0,1] palabuhan, outclk4 bisa dipaké pikeun port coreclk.
Aktipkeun aksés ka port kaluaran PLL DPA	Hurungkeun atawa Pareuman	Hurungkeun pikeun ngaktipkeun port kaluaran PLL DPA.
*dituluykeun…*

Parameter	Niley Hukum	Katerangan
Aktipkeun aksés ka port kaluaran jam éksternal PLL	Hurungkeun atawa Pareuman	Hurungkeun pikeun ngaktipkeun port kaluaran jam éksternal PLL.
Nangtukeun outclk mana anu bakal dianggo salaku sumber extclk_out[0].	C0 – C8	Nangtukeun port outclk pikeun dianggo salaku sumber extclk_out[0].
Nangtukeun outclk mana anu bakal dianggo salaku sumber extclk_out[1].	C0 – C8	Nangtukeun port outclk pikeun dianggo salaku sumber extclk_out[1].

Tab Cascading

meja 3. IOPLL IP Core Parameter - Cascading Tab3

Parameter	Niley Hukum	Katerangan
Jieun sinyal 'cascade out' pikeun nyambungkeun sareng PLL hilir	Hurungkeun atawa Pareuman	Hurungkeun pikeun nyieun port cascade_out, nu nunjukkeun yén PLL ieu mangrupa sumber tur nyambung ka tujuan (hilir) PLL.
Nangtukeun outclk mana anu bakal dianggo salaku sumber cascading	0–8	Nangtukeun sumber cascading.
Jieun sinyal adjpllin atanapi cclk pikeun nyambung sareng PLL hulu	Hurungkeun atawa Pareuman	Hurungkeun pikeun nyieun port input, nu nunjukkeun yén PLL ieu tujuan sarta nyambungkeun jeung sumber (hulu) PLL.

Tab Reconfiguration dinamis

meja 4. IOPLL IP Core Parameter - Tab Reconfiguration dinamis

Parameter	Niley Hukum	Katerangan
Aktipkeun konfigurasi ulang dinamis PLL	Hurungkeun atawa Pareuman	Hurungkeun ngaktifkeun reconfiguration dinamis PLL ieu (sareng PLL Reconfig Intel FPGA IP inti).
Aktipkeun aksés ka palabuhan shift fase dinamis	Hurungkeun atawa Pareuman	Aktipkeun panganteur shift fase dinamis jeung PLL.
Pilihan Generasi MIF (3)	Ngahasilkeun MIF anyar File, Tambahkeun Konfigurasi ka MIF aya File, jeung Jieun MIF File salila IP Generation	Boh nyieun .mif anyar file ngandung konfigurasi ayeuna I / O PLL, atawa tambahkeun konfigurasi ieu .mif aya file. Anjeun tiasa make .mif ieu file salila reconfiguration dinamis pikeun reconfigure I / O PLL kana setélan ayeuna na.
Jalur ka MIF Anyar file (4)	—	Lebetkeun lokasi jeung file ngaran .mif anyar file pikeun dijieun.
Jalur ka MIF Aya file (5)	—	Lebetkeun lokasi jeung file ngaran .mif nu aya file Anjeun maksudna pikeun nambahkeun kana.
*dituluykeun…*

Parameter ieu ngan sayogi nalika Aktipkeun konfigurasi ulang dinamis PLL diaktipkeun.

Parameter ieu ngan sadia nalika Generate New MIF File dipilih salaku Generasi MIF
Pilihan.

Parameter	Niley Hukum	Katerangan
Aktipkeun Dynamic Phase Shift pikeun MIF Streaming (3)	Hurungkeun atawa Pareuman	Hurungkeun pikeun nyimpen sipat shift fase dinamis pikeun reconfiguration PLL.
DPS Counter Pamilihan (6)	C0–C8, Sadayana C, or M	Milih counter pikeun ngalaman shift fase dinamis. M nyaéta counter eupan balik sarta C nyaéta counters pos-skala.
Jumlah Shifts Fase Dinamis (6)	1–7	Milih jumlah increments shift fase. Ukuran paningkatan shift fase tunggal sarua jeung 1/8 periode VCO. Nilai standar nyaéta 1.
Dinamis Phase Shift Arah (6)	Positip or Negatip	Nangtukeun arah shift fase dinamis pikeun nyimpen kana PLL MIF.

Parameter ieu ngan sadia nalika Tambahkeun Konfigurasi ka MIF aya File dipilih salaku Pilihan Generasi MIF

Parameter Inti IP IOPLL - Tab Parameter Canggih

meja 5. IOPLL IP Core Parameter - Advanced Parameter Tab

Parameter	Niley Hukum	Katerangan
Parameter canggih	—	Nampilkeun tabel setelan PLL fisik anu bakal dilaksanakeun dumasar kana input anjeun.

Pedaran Fungsional

I/O PLL nyaéta sistem kontrol frékuénsi anu ngahasilkeun jam kaluaran ku cara nyingkronkeun diri kana jam input. PLL ngabandingkeun bédana fase antara sinyal input jeung sinyal kaluaran vol atagosilator e-dikawasa (VCO) lajeng ngalakukeun sinkronisasi fase pikeun ngajaga sudut fase konstan (konci) dina frékuénsi input atawa sinyal rujukan. Singkronisasi atanapi loop umpan balik négatip tina sistem maksakeun PLL dikonci fase.
Anjeun tiasa ngonpigurasikeun PLLs salaku multipliers frékuénsi, dividers, demodulators, generator tracking, atawa sirkuit recovery jam. Anjeun tiasa make PLLs pikeun ngahasilkeun frékuénsi stabil, cageur sinyal ti saluran komunikasi ribut, atawa ngadistribusikaeun sinyal jam sakuliah desain Anjeun.

Blok wangunan hiji PLL

Blok utama PLL I/O nyaéta phase frequency detector (PFD), charge pump, loop filter, VCO, jeung counters, saperti feedback counter (M), pre-scale counter (N), jeung post- timbangan counters (C). Arsitéktur PLL gumantung kana alat anu anjeun anggo dina desain anjeun.

Parameter ieu ngan sadia sawaktos Aktipkeun Dynamic Phase Shift pikeun MIF Streaming diaktipkeun.

I / O PLL Arsitéktur has

Istilah-istilah di handap ieu biasana dianggo pikeun ngajelaskeun paripolah PLL:
Waktu konci PLL-ogé katelah waktos akuisisi PLL. Waktu konci PLL nyaéta waktu pikeun PLL ngahontal frékuénsi target jeung hubungan fase sanggeus power-up, sanggeus robah frékuénsi kaluaran diprogram, atawa sanggeus PLL reset. Catetan: Parangkat lunak simulasi henteu modél waktos konci PLL anu realistis. Simulasi nunjukkeun waktos konci anu teu réalistis gancang. Pikeun spésifikasi waktos konci sabenerna, tingal lembar data alat.
Resolusi PLL—nilai paningkatan frékuénsi minimum tina PLL VCO. Jumlah bit dina M jeung N counters nangtukeun nilai resolusi PLL.
PLL sample rate-nu FREF sampfrékuénsi ling diperlukeun pikeun ngalakukeun fase jeung koreksi frékuénsi dina PLL. PLL samplaju nyaéta fREF / N.

Konci PLL

Konci PLL gumantung kana dua sinyal input dina detektor frékuénsi fase. Sinyal konci mangrupikeun kaluaran asynchronous tina PLLs. Jumlah siklus diperlukeun pikeun gerbang sinyal konci gumantung kana jam input PLL nu jam circuitry gated-konci. Bagikeun waktos konci maksimum PLL ku periode jam input PLL keur ngitung jumlah siklus jam diperlukeun pikeun gerbang sinyal konci.

Modeu Operasi

Inti IOPLL IP ngadukung genep modeu eupan balik jam anu béda. Unggal mode ngamungkinkeun jam multiplication na division, shifting fase, sarta programming tugas-siklus.

Jam kaluaran

Inti IP IOPLL bisa ngahasilkeun nepi ka salapan sinyal kaluaran jam. Sinyal kaluaran jam nu dihasilkeun jam inti atawa blok éksternal luar inti.
Anjeun tiasa nganggo sinyal reset pikeun ngareset nilai jam kaluaran ka 0 sareng nganonaktipkeun jam kaluaran PLL.
Unggal jam kaluaran gaduh sakumpulan setélan anu dipénta dimana anjeun tiasa netepkeun nilai anu dipikahoyong pikeun frékuénsi kaluaran, shift fase, sareng siklus tugas. Setélan anu dipikahoyong nyaéta setélan anu anjeun hoyong laksanakeun dina desain anjeun.

Nilai saleresna pikeun frékuénsi, shift fase, sareng siklus tugas mangrupikeun setélan pangdeukeutna (perkiraan pangsaéna tina setélan anu dipikahoyong) anu tiasa dilaksanakeun dina sirkuit PLL.

Rujukan Jam Switchover

Fitur switchover jam rujukan ngamungkinkeun PLL pindah antara dua jam input rujukan. Anggo fitur ieu pikeun redundansi jam, atanapi kanggo aplikasi domain jam ganda sapertos dina sistem. Sistim nu bisa ngahurungkeun jam kaleuleuwihan lamun jam primér eureun jalan.
Ngagunakeun fitur switchover jam rujukan, Anjeun bisa nangtukeun frékuénsi pikeun jam input kadua, tur pilih mode jeung reureuh pikeun switchover nu.

Deteksi leungitna jam sareng blok switchover jam rujukan ngagaduhan fungsi ieu:

Mantau status jam rujukan. Lamun jam rujukan gagal, jam otomatis pindah ka sumber input jam cadangan. Jam ngamutahirkeun status sinyal clkbad sareng activeclk pikeun ngingetkeun kajadian.
Ngalihkeun jam rujukan bulak-balik antara dua frékuénsi anu béda. Anggo sinyal extswitch pikeun ngadalikeun tindakan switch sacara manual. Saatos switchover lumangsung, PLL bisa leungit konci samentara sarta ngaliwatan prosés reckoning.

PLL-to-PLL Cascading

Lamun cascade PLLs dina rarancang Anjeun, sumber (hulu) PLL kudu boga setelan lowbandwidth, sedengkeun tujuan (hilir) PLL kudu boga setelan highbandwidth. Salila cascading, kaluaran PLL sumber jadi jam rujukan (input) PLL tujuan. Setélan rubakpita tina PLLs cascaded kedah béda. Upami setélan rubakpita tina PLLs cascaded sami, PLLs cascaded tiasa amplify fase noise dina frequencies.The tangtu sumber jam input adjpllin dipaké pikeun antar-cascading antara fractional PLLs fracturable.

Palabuhan

meja 6. IOPLL IP Palabuhan Core

Parameter	Tipe	kaayaan	Katerangan
refclk	Input	Dibutuhkeun	Sumber jam rujukan anu ngajalankeun I / O PLL.
kahiji	Input	Dibutuhkeun	Port reset Asynchronous pikeun jam kaluaran. Ngajalankeun port ieu tinggi pikeun ngareset sadaya jam kaluaran ka nilai 0. Anjeun kudu nyambungkeun port ieu sinyal kontrol pamaké.
fbclk	Input	Pilihan	Port input eupan balik éksternal pikeun I / O PLL. Inti IOPLL IP nyiptakeun port ieu nalika I / O PLL beroperasi dina modeu eupan balik éksternal atawa mode panyangga nol-reureuh. Pikeun ngalengkepan loop eupan balik, sambungan dewan-tingkat kudu nyambungkeun port fbclk jeung port kaluaran jam éksternal I / O PLL.
fboutclk	Kaluaran	Pilihan	Port nu eupan port fbclk ngaliwatan circuitry meniru. Port fboutclk ngan sadia lamun I / O PLL dina modeu eupan balik éksternal.
zdbfbclk	Dua arah	Pilihan	Port bidirectional nu nyambung ka circuitry meniru. port ieu kudu nyambung ka pin bidirectional nu disimpen dina eupan balik positif pin kaluaran dedicated I / O PLL. port zdbfbclk sadia ngan lamun I / O PLL dina mode panyangga reureuh enol. Pikeun ngahindarkeun pantulan sinyal nalika nganggo mode panyangga enol-reureuh, ulah nempatkeun ngambah papan dina pin I / O bidirectional.
dikonci	Kaluaran	Pilihan	Inti IOPLL IP ngadorong port ieu luhur nalika PLL kéngingkeun konci. Port tetep luhur salami IOPLL dikonci. I/O PLL negeskeun port anu dikonci nalika fase sareng frékuénsi jam rujukan sareng jam umpan balik nyaéta
*dituluykeun…*

Parameter	Tipe	kaayaan	Katerangan
			sami atanapi dina kasabaran sirkuit konci. Nalika bédana antara dua sinyal jam ngaleuwihan kasabaran sirkuit konci, I / O PLL leungiteun konci.
refclk1	Input	Pilihan	Sumber jam rujukan kadua anu ngajalankeun I / O PLL pikeun fitur switchover jam.
exswitch	Input	Pilihan	Tegeskeun sinyal extswitch low (1'b0) salila sahenteuna 3 siklus jam pikeun pindah jam sacara manual.
aktipclk	Kaluaran	Pilihan	Sinyal kaluaran pikeun nunjukkeun sumber jam rujukan mana anu dianggo ku I / O PLL.
clkbad	Kaluaran	Pilihan	Sinyal kaluaran anu nunjukkeun status sumber jam rujukan anu saé atanapi goréng.
cascade_out	Kaluaran	Pilihan	Sinyal kaluaran anu asup kana hilir I/O PLL.
adjpllin	Input	Pilihan	Sinyal input anu asup ti hulu I/O PLL.
outclk_[]	Kaluaran	Pilihan	Jam kaluaran ti I/O PLL.

IOPLL Intel FPGA IP Core Guide pamaké Arsip

Upami vérsi inti IP teu kadaptar, pituduh pamake kanggo vérsi inti IP saacanna lumaku

IP Core Vérsi	Guide pamaké
17.0	Altera I / O Phase-Konci Loop (Altera IOPLL) Pituduh Pamaké IP Core
16.1	Altera I / O Phase-Konci Loop (Altera IOPLL) Pituduh Pamaké IP Core
16.0	Altera I / O Phase-Konci Loop (Altera IOPLL) Pituduh Pamaké IP Core
15.0	Altera I / O Phase-Konci Loop (Altera IOPLL) Pituduh Pamaké IP Core

Sajarah Révisi Dokumén pikeun Pituduh Pamaké IOPLL Intel FPGA IP Core

Vérsi Dokumén	Intel Quartus® Vérsi Perdana	Parobahan
2019.06.24	18.1	Diropéa pedaran pikeun inputs jam dedicated dina I / O PLL Arsitéktur has diagram.
2019.01.03	18.1	• diropéa dina Aksés ka PLL LVDS_CLK / port kaluaran LOADEN parameter dina Parameter Inti IP IOPLL - Tab Setélan méja. • diropéa pedaran pikeun port zdbfbclk dina IOPLL IP Palabuhan Core méja.
2018.09.28	18.1	• Dilereskeun pedaran pikeun extswitch dina IOPLL IP Palabuhan Core méja. • Ngaganti ngaran IP cores handap sakumaha per Intel rebranding: - Ngarobah inti Altera IOPLL IP kana inti IOPLL Intel FPGA IP. — Ngarobah Altera PLL Reconfig IP inti kana PLL Reconfig Intel FPGA IP inti. - Robah Arria 10 FPLL IP inti pikeun fPLL Intel Arria 10 / Siklon 10 FPGA IP inti.

titimangsa	Vérsi	Parobahan
Juni 2017	2017.06.16	• rojongan ditambahkeun pikeun Intel Siklon 10 alat GX. • Rebranded salaku Intel.
Désémber 2016	2016.12.05	Diropéa pedaran ngeunaan port mimiti IP inti.
Juni 2016	2016.06.23	• diropéa IP Core Parameter - Setélan Tab tabel. - Diropéa déskripsi pikeun Switchover Manual sareng Switchover Otomatis sareng parameter Override Manual. Sinyal kontrol switchover jam aktip low. - Diropéa pedaran pikeun parameter Switchover Reureuh. • Ditetepkeun M jeung C counters pikeun parameter DPS Counter Pamilihan di IP Core Parameter - tabel Tab Reconfiguration dinamis. • Robah jam switchover ngaran port ti clkswitch mun extswitch dina I / O PLL Arsitéktur diagram has.
Méi 2016	2016.05.02	Diropéa IP Core Parameter - tabel Tab Reconfiguration dinamis.
Méi 2015	2015.05.04	Diropéa pedaran pikeun Aktipkeun aksés ka PLL LVDS_CLK / LOADEN parameter port kaluaran di IP Core Parameter - Tab Setélan tabel. Ditambahkeun tumbu ka Interface Sinyal Antara Altera IOPLL na Altera LVDS SERDES tabel IP Cores dina I / O na High Speed I / O dina Arria 10 Alat bab.
Agustus 2014	2014.08.18	Pelepasan awal.

Dokumén / Sumberdaya

intel UG-01155 IOPLL FPGA IP Core [pdf] Pituduh pamaké
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Rujukan

Manual pamaké

intel UG-01155 IOPLL FPGA IP Core

Pituduh Pamaké IOPLL Intel® FPGA IP Core