intel UG-01155 IOPLL FPGA IP ਕੋਰ ਯੂਜ਼ਰ ਗਾਈਡ

PLL ਕੈਸਕੇਡਿੰਗ ਮੋਡ ਵਿੱਚ ਇੱਕ ਅੱਪਸਟਰੀਮ PLL ਨਾਲ ਜੁੜਨ ਲਈ ਨੇੜੇ ਦੇ PLL (adjpllin) ਇੰਪੁੱਟ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
ਮੈਮੋਰੀ ਇਨੀਸ਼ੀਅਲਾਈਜ਼ੇਸ਼ਨ ਤਿਆਰ ਕਰਦਾ ਹੈ File (.mif) ਅਤੇ PLL ਡਾਇਨਾਮਿਕ ਵਿਰੀਕਨਫਿਗਰੇਸ਼ਨ ਦੀ ਇਜਾਜ਼ਤ ਦਿੰਦਾ ਹੈ।

PLL ਡਾਇਨਾਮਿਕ ਫੇਜ਼ ਸ਼ਿਫਟ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

Intel FPGA IP ਕੋਰ ਦੀ ਜਾਣ-ਪਛਾਣ
Intel FPGA IP ਕੋਰ ਅਤੇ ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।
ਪੰਨਾ 9 'ਤੇ ਓਪਰੇਸ਼ਨ ਮੋਡਸ

ਪੰਨਾ 10 'ਤੇ ਆਉਟਪੁੱਟ ਘੜੀਆਂ
ਪੰਨਾ 10 'ਤੇ ਹਵਾਲਾ ਕਲਾਕ ਸਵਿਚਓਵਰ

ਪੰਨਾ 11 'ਤੇ PLL-ਤੋਂ-PLL ਕੈਸਕੇਡਿੰਗ
ਪੰਨਾ 12 'ਤੇ IOPLL Intel FPGA IP ਕੋਰ ਯੂਜ਼ਰ ਗਾਈਡ ਆਰਕਾਈਵਜ਼

IOPLL Intel FPGA IP ਕੋਰ ਦੇ ਪਿਛਲੇ ਸੰਸਕਰਣਾਂ ਲਈ ਉਪਭੋਗਤਾ ਗਾਈਡਾਂ ਦੀ ਇੱਕ ਸੂਚੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।

ਡਿਵਾਈਸ ਪਰਿਵਾਰਕ ਸਹਾਇਤਾ

IOPLL IP ਕੋਰ ਸਿਰਫ Intel Arria 10 ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸ ਪਰਿਵਾਰਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।

IOPLL IP ਕੋਰ ਪੈਰਾਮੀਟਰ

IOPLL IP ਕੋਰ ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ IP ਕੈਟਾਲਾਗ ਦੀ PLL ਸ਼੍ਰੇਣੀ ਵਿੱਚ ਪ੍ਰਗਟ ਹੁੰਦਾ ਹੈ।

ਪੈਰਾਮੀਟਰ	ਕਨੂੰਨੀ ਮੁੱਲ	ਵਰਣਨ
ਡਿਵਾਈਸ ਪਰਿਵਾਰ	Intel Arria 10, Intel ਚੱਕਰਵਾਤ 10 GX	ਡਿਵਾਈਸ ਪਰਿਵਾਰ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ।
ਕੰਪੋਨੈਂਟ	—	ਨਿਸ਼ਾਨਾ ਜੰਤਰ ਨੂੰ ਦੱਸਦਾ ਹੈ.
ਸਪੀਡ ਗਰੇਡ	—	ਟਾਰਗੇਟਡ ਡਿਵਾਈਸ ਲਈ ਸਪੀਡ ਗ੍ਰੇਡ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ।
PLL ਮੋਡ	ਪੂਰਨ ਅੰਕ-ਐਨ ਪੀ.ਐੱਲ.ਐੱਲ	IOPLL IP ਕੋਰ ਲਈ ਵਰਤਿਆ ਜਾਣ ਵਾਲਾ ਮੋਡ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ। ਸਿਰਫ ਕਾਨੂੰਨੀ ਚੋਣ ਹੈ ਪੂਰਨ ਅੰਕ-N PLL. ਜੇਕਰ ਤੁਹਾਨੂੰ ਫਰੈਕਸ਼ਨਲ PLL ਦੀ ਲੋੜ ਹੈ, ਤਾਂ ਤੁਹਾਨੂੰ fPLL Intel Arria 10/Cyclone 10 FPGA IP ਕੋਰ ਦੀ ਵਰਤੋਂ ਕਰਨੀ ਚਾਹੀਦੀ ਹੈ।
ਹਵਾਲਾ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ	—	MHz ਵਿੱਚ ਇਨਪੁਟ ਘੜੀ, refclk ਲਈ ਇਨਪੁਟ ਬਾਰੰਬਾਰਤਾ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ। ਮੂਲ ਮੁੱਲ ਹੈ 100.0 MHz. ਨਿਊਨਤਮ ਅਤੇ ਅਧਿਕਤਮ ਮੁੱਲ ਚੁਣੇ ਗਏ ਡਿਵਾਈਸ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ।
ਲੌਕਡ ਆਉਟਪੁੱਟ ਪੋਰਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ	ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ	ਲੌਕ ਕੀਤੇ ਪੋਰਟ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ ਚਾਲੂ ਕਰੋ।
ਭੌਤਿਕ ਆਉਟਪੁੱਟ ਕਲਾਕ ਪੈਰਾਮੀਟਰਾਂ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ	ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ	ਲੋੜੀਦੀ ਆਉਟਪੁੱਟ ਕਲਾਕ ਬਾਰੰਬਾਰਤਾ ਨਿਰਧਾਰਤ ਕਰਨ ਦੀ ਬਜਾਏ ਭੌਤਿਕ PLL ਕਾਊਂਟਰ ਪੈਰਾਮੀਟਰ ਦਾਖਲ ਕਰਨ ਲਈ ਚਾਲੂ ਕਰੋ।
ਓਪਰੇਸ਼ਨ ਮੋਡ	ਸਿੱਧਾ, ਬਾਹਰੀ ਫੀਡਬੈਕ, ਆਮ, ਸਰੋਤ ਸਮਕਾਲੀ, ਜ਼ੀਰੋ ਦੇਰੀ ਬਫਰ, ਜਾਂ lvds	PLL ਦੇ ਸੰਚਾਲਨ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। ਡਿਫਾਲਟ ਕਾਰਵਾਈ ਹੈ ਸਿੱਧਾ ਮੋਡ। • ਜੇਕਰ ਤੁਸੀਂ ਚੁਣਦੇ ਹੋ ਸਿੱਧਾ ਮੋਡ, PLL PLL ਆਉਟਪੁੱਟ 'ਤੇ ਸਭ ਤੋਂ ਛੋਟਾ ਸੰਭਵ ਝਟਕਾ ਪੈਦਾ ਕਰਨ ਲਈ ਫੀਡਬੈਕ ਮਾਰਗ ਦੀ ਲੰਬਾਈ ਨੂੰ ਘੱਟ ਕਰਦਾ ਹੈ। PLL ਦੇ ਅੰਦਰੂਨੀ-ਘੜੀ ਅਤੇ ਬਾਹਰੀ-ਘੜੀ ਆਉਟਪੁੱਟ PLL ਘੜੀ ਇਨਪੁਟ ਦੇ ਸੰਬੰਧ ਵਿੱਚ ਪੜਾਅ-ਸਥਾਪਿਤ ਹਨ। ਇਸ ਮੋਡ ਵਿੱਚ, PLL ਕਿਸੇ ਵੀ ਘੜੀ ਨੈੱਟਵਰਕ ਲਈ ਮੁਆਵਜ਼ਾ ਨਹੀਂ ਦਿੰਦਾ ਹੈ। • ਜੇਕਰ ਤੁਸੀਂ ਚੁਣਦੇ ਹੋ ਆਮ ਮੋਡ, PLL ਕਲਾਕ ਆਉਟਪੁੱਟ ਦੁਆਰਾ ਵਰਤੇ ਗਏ ਅੰਦਰੂਨੀ ਘੜੀ ਨੈਟਵਰਕ ਦੀ ਦੇਰੀ ਲਈ ਮੁਆਵਜ਼ਾ ਦਿੰਦਾ ਹੈ। ਜੇਕਰ PLL ਦੀ ਵਰਤੋਂ ਬਾਹਰੀ ਘੜੀ ਆਉਟਪੁੱਟ ਪਿੰਨ ਨੂੰ ਚਲਾਉਣ ਲਈ ਵੀ ਕੀਤੀ ਜਾਂਦੀ ਹੈ, ਤਾਂ ਆਉਟਪੁੱਟ ਪਿੰਨ 'ਤੇ ਸਿਗਨਲ ਦੀ ਅਨੁਸਾਰੀ ਪੜਾਅ ਸ਼ਿਫਟ ਹੁੰਦੀ ਹੈ। • ਜੇਕਰ ਤੁਸੀਂ ਚੁਣਦੇ ਹੋ ਸਰੋਤ ਸਮਕਾਲੀ ਮੋਡ, ਪਿੰਨ ਤੋਂ I/O ਇਨਪੁਟ ਰਜਿਸਟਰ ਤੱਕ ਘੜੀ ਦੀ ਦੇਰੀ ਪਿੰਨ ਤੋਂ I/O ਇਨਪੁਟ ਰਜਿਸਟਰ ਤੱਕ ਡੇਟਾ ਦੇਰੀ ਨਾਲ ਮੇਲ ਖਾਂਦੀ ਹੈ। • ਜੇਕਰ ਤੁਸੀਂ ਚੁਣਦੇ ਹੋ ਬਾਹਰੀ ਫੀਡਬੈਕ ਮੋਡ, ਤੁਹਾਨੂੰ fbclk ਇਨਪੁਟ ਪੋਰਟ ਨੂੰ ਇੱਕ ਇਨਪੁਟ ਪਿੰਨ ਨਾਲ ਕਨੈਕਟ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ। ਇੱਕ ਬੋਰਡ-ਪੱਧਰ ਦੇ ਕੁਨੈਕਸ਼ਨ ਨੂੰ ਇਨਪੁਟ ਪਿੰਨ ਅਤੇ ਬਾਹਰੀ ਘੜੀ ਆਉਟਪੁੱਟ ਪੋਰਟ, fboutclk ਦੋਵਾਂ ਨਾਲ ਜੁੜਨਾ ਚਾਹੀਦਾ ਹੈ। fbclk ਪੋਰਟ ਇਨਪੁਟ ਘੜੀ ਨਾਲ ਇਕਸਾਰ ਹੈ। • ਜੇਕਰ ਤੁਸੀਂ ਚੁਣਦੇ ਹੋ ਜ਼ੀਰੋ ਦੇਰੀ ਬਫਰ ਮੋਡ, PLL ਨੂੰ ਇੱਕ ਬਾਹਰੀ ਘੜੀ ਆਉਟਪੁੱਟ ਪਿੰਨ ਨੂੰ ਫੀਡ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ ਅਤੇ ਉਸ ਪਿੰਨ ਦੁਆਰਾ ਪੇਸ਼ ਕੀਤੀ ਗਈ ਦੇਰੀ ਲਈ ਮੁਆਵਜ਼ਾ ਦੇਣਾ ਚਾਹੀਦਾ ਹੈ। ਪਿੰਨ 'ਤੇ ਦੇਖਿਆ ਗਿਆ ਸਿਗਨਲ ਇਨਪੁਟ ਘੜੀ ਨਾਲ ਸਮਕਾਲੀ ਹੁੰਦਾ ਹੈ। PLL ਘੜੀ ਆਉਟਪੁੱਟ altbidir ਪੋਰਟ ਨਾਲ ਜੁੜਦੀ ਹੈ ਅਤੇ zdbfbclk ਨੂੰ ਆਉਟਪੁੱਟ ਪੋਰਟ ਦੇ ਤੌਰ ਤੇ ਚਲਾਉਂਦੀ ਹੈ। ਜੇਕਰ PLL ਅੰਦਰੂਨੀ ਘੜੀ ਨੈੱਟਵਰਕ ਨੂੰ ਵੀ ਚਲਾਉਂਦਾ ਹੈ, ਤਾਂ ਉਸ ਨੈੱਟਵਰਕ ਦਾ ਇੱਕ ਅਨੁਸਾਰੀ ਪੜਾਅ ਸ਼ਿਫਟ ਹੁੰਦਾ ਹੈ। • ਜੇਕਰ ਤੁਸੀਂ ਚੁਣਦੇ ਹੋ lvds ਮੋਡ, ਅੰਦਰੂਨੀ SERDES ਕੈਪਚਰ ਰਜਿਸਟਰ 'ਤੇ ਪਿੰਨ ਦਾ ਉਹੀ ਡੇਟਾ ਅਤੇ ਘੜੀ ਦੇ ਸਮੇਂ ਦਾ ਸਬੰਧ ਕਾਇਮ ਰੱਖਿਆ ਜਾਂਦਾ ਹੈ। ਮੋਡ LVDS ਘੜੀ ਨੈੱਟਵਰਕ ਵਿੱਚ ਦੇਰੀ ਲਈ ਮੁਆਵਜ਼ਾ ਦਿੰਦਾ ਹੈ, ਅਤੇ ਡਾਟਾ ਪਿੰਨ ਅਤੇ ਘੜੀ ਇਨਪੁਟ ਪਿੰਨ ਦੇ ਵਿਚਕਾਰ SERDES ਕੈਪਚਰ ਰਜਿਸਟਰ ਪਾਥਾਂ ਲਈ.
ਘੜੀਆਂ ਦੀ ਸੰਖਿਆ	1–9	PLL ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਹਰੇਕ ਡਿਵਾਈਸ ਲਈ ਲੋੜੀਂਦੀਆਂ ਆਉਟਪੁੱਟ ਘੜੀਆਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ। ਆਉਟਪੁੱਟ ਬਾਰੰਬਾਰਤਾ, ਪੜਾਅ ਸ਼ਿਫਟ, ਅਤੇ ਡਿਊਟੀ ਚੱਕਰ ਲਈ ਬੇਨਤੀ ਕੀਤੀਆਂ ਸੈਟਿੰਗਾਂ ਚੁਣੀਆਂ ਘੜੀਆਂ ਦੀ ਸੰਖਿਆ ਦੇ ਆਧਾਰ 'ਤੇ ਦਿਖਾਈਆਂ ਜਾਂਦੀਆਂ ਹਨ।
VCO ਬਾਰੰਬਾਰਤਾ ਨਿਰਧਾਰਤ ਕਰੋ	ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ	ਤੁਹਾਨੂੰ VCO ਬਾਰੰਬਾਰਤਾ ਨੂੰ ਨਿਰਧਾਰਤ ਮੁੱਲ ਤੱਕ ਸੀਮਤ ਕਰਨ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ। ਇਹ ਉਦੋਂ ਲਾਭਦਾਇਕ ਹੁੰਦਾ ਹੈ ਜਦੋਂ LVDS ਬਾਹਰੀ ਮੋਡ ਲਈ ਇੱਕ PLL ਬਣਾਉਂਦੇ ਹੋ, ਜਾਂ ਜੇਕਰ ਇੱਕ ਖਾਸ ਗਤੀਸ਼ੀਲ ਪੜਾਅ ਸ਼ਿਫਟ ਸਟੈਪ ਸਾਈਜ਼ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ।
*ਜਾਰੀ…*

ਪੈਰਾਮੀਟਰ	ਕਨੂੰਨੀ ਮੁੱਲ	ਵਰਣਨ
VCO ਬਾਰੰਬਾਰਤਾ (1)	—	• ਜਦੋਂ ਭੌਤਿਕ ਆਉਟਪੁੱਟ ਕਲਾਕ ਪੈਰਾਮੀਟਰਾਂ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ ਚਾਲੂ ਹੈ— ਲਈ ਮੁੱਲਾਂ ਦੇ ਆਧਾਰ 'ਤੇ VCO ਬਾਰੰਬਾਰਤਾ ਦਿਖਾਉਂਦਾ ਹੈ ਹਵਾਲਾ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ, ਗੁਣਾ ਕਾਰਕ (M-ਕਾਊਂਟਰ), ਅਤੇ ਡਿਵਾਈਡ ਫੈਕਟਰ (N-ਕਾਊਂਟਰ). • ਜਦੋਂ ਭੌਤਿਕ ਆਉਟਪੁੱਟ ਕਲਾਕ ਪੈਰਾਮੀਟਰਾਂ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ ਬੰਦ ਹੈ— ਤੁਹਾਨੂੰ VCO ਬਾਰੰਬਾਰਤਾ ਲਈ ਬੇਨਤੀ ਕੀਤੇ ਮੁੱਲ ਨੂੰ ਨਿਰਧਾਰਤ ਕਰਨ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ। ਮੂਲ ਮੁੱਲ ਹੈ 600.0 MHz.
ਘੜੀ ਨੂੰ ਗਲੋਬਲ ਨਾਮ ਦਿਓ	ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ	ਤੁਹਾਨੂੰ ਆਉਟਪੁੱਟ ਘੜੀ ਦਾ ਨਾਮ ਬਦਲਣ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ।
ਘੜੀ ਦਾ ਨਾਮ	—	ਸਿਨੋਪਸਿਸ ਡਿਜ਼ਾਈਨ ਕੰਸਟ੍ਰੈਂਟਸ (SDC) ਲਈ ਉਪਭੋਗਤਾ ਘੜੀ ਦਾ ਨਾਮ।
ਲੋੜੀਂਦੀ ਬਾਰੰਬਾਰਤਾ	—	MHz ਵਿੱਚ ਸੰਬੰਧਿਤ ਆਉਟਪੁੱਟ ਕਲਾਕ ਪੋਰਟ, outclk[] ਦੀ ਆਉਟਪੁੱਟ ਕਲਾਕ ਬਾਰੰਬਾਰਤਾ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ। ਮੂਲ ਮੁੱਲ ਹੈ 100.0 MHz. ਘੱਟੋ-ਘੱਟ ਅਤੇ ਵੱਧ ਤੋਂ ਵੱਧ ਮੁੱਲ ਵਰਤੇ ਗਏ ਡਿਵਾਈਸ 'ਤੇ ਨਿਰਭਰ ਕਰਦੇ ਹਨ। PLL ਸਿਰਫ਼ ਪਹਿਲੇ ਛੇ ਦਸ਼ਮਲਵ ਸਥਾਨਾਂ ਵਿੱਚ ਅੰਕਾਂ ਨੂੰ ਪੜ੍ਹਦਾ ਹੈ।
ਅਸਲ ਬਾਰੰਬਾਰਤਾ	—	ਤੁਹਾਨੂੰ ਪ੍ਰਾਪਤੀਯੋਗ ਬਾਰੰਬਾਰਤਾਵਾਂ ਦੀ ਸੂਚੀ ਵਿੱਚੋਂ ਅਸਲ ਆਉਟਪੁੱਟ ਕਲਾਕ ਬਾਰੰਬਾਰਤਾ ਦੀ ਚੋਣ ਕਰਨ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ। ਪੂਰਵ-ਨਿਰਧਾਰਤ ਮੁੱਲ ਲੋੜੀਂਦੀ ਬਾਰੰਬਾਰਤਾ ਦੀ ਸਭ ਤੋਂ ਨਜ਼ਦੀਕੀ ਪ੍ਰਾਪਤੀਯੋਗ ਬਾਰੰਬਾਰਤਾ ਹੈ।
ਪੜਾਅ ਸ਼ਿਫਟ ਇਕਾਈਆਂ	ps or ਡਿਗਰੀਆਂ	ਅਨੁਸਾਰੀ ਆਉਟਪੁੱਟ ਕਲਾਕ ਪੋਰਟ ਲਈ ਫੇਜ਼ ਸ਼ਿਫਟ ਯੂਨਿਟ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ, outclk[], picoseconds (ps) ਜਾਂ ਡਿਗਰੀਆਂ ਵਿੱਚ।
ਲੋੜੀਂਦਾ ਪੜਾਅ ਸ਼ਿਫਟ	—	ਪੜਾਅ ਸ਼ਿਫਟ ਲਈ ਬੇਨਤੀ ਕੀਤੇ ਮੁੱਲ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ। ਮੂਲ ਮੁੱਲ ਹੈ 0 ਪੀ.ਐੱਸ.
ਅਸਲ ਪੜਾਅ ਸ਼ਿਫਟ	—	ਤੁਹਾਨੂੰ ਪ੍ਰਾਪਤੀਯੋਗ ਪੜਾਅ ਸ਼ਿਫਟ ਮੁੱਲਾਂ ਦੀ ਸੂਚੀ ਵਿੱਚੋਂ ਅਸਲ ਪੜਾਅ ਸ਼ਿਫਟ ਦੀ ਚੋਣ ਕਰਨ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ। ਪੂਰਵ-ਨਿਰਧਾਰਤ ਮੁੱਲ ਇੱਛਤ ਪੜਾਅ ਸ਼ਿਫਟ ਲਈ ਸਭ ਤੋਂ ਨਜ਼ਦੀਕੀ ਪ੍ਰਾਪਤੀਯੋਗ ਪੜਾਅ ਸ਼ਿਫਟ ਹੈ।
ਲੋੜੀਂਦਾ ਡਿਊਟੀ ਸਾਈਕਲ	0.0–100.0	ਡਿਊਟੀ ਚੱਕਰ ਲਈ ਬੇਨਤੀ ਕੀਤੇ ਮੁੱਲ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ। ਮੂਲ ਮੁੱਲ ਹੈ 50.0%.
ਅਸਲ ਡਿਊਟੀ ਸਾਈਕਲ	—	ਤੁਹਾਨੂੰ ਪ੍ਰਾਪਤੀਯੋਗ ਡਿਊਟੀ ਚੱਕਰ ਮੁੱਲਾਂ ਦੀ ਸੂਚੀ ਵਿੱਚੋਂ ਅਸਲ ਡਿਊਟੀ ਚੱਕਰ ਦੀ ਚੋਣ ਕਰਨ ਦੀ ਇਜਾਜ਼ਤ ਦਿੰਦਾ ਹੈ। ਪੂਰਵ-ਨਿਰਧਾਰਤ ਮੁੱਲ ਲੋੜੀਂਦੇ ਡਿਊਟੀ ਚੱਕਰ ਦੇ ਸਭ ਤੋਂ ਨਜ਼ਦੀਕੀ ਪ੍ਰਾਪਤੀਯੋਗ ਡਿਊਟੀ ਚੱਕਰ ਹੈ।
ਗੁਣਾ ਕਾਰਕ (M-ਕਾਊਂਟਰ) (2)	4–511	M-ਕਾਊਂਟਰ ਦੇ ਗੁਣਾ ਕਾਰਕ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ। M ਕਾਊਂਟਰ ਦੀ ਕਾਨੂੰਨੀ ਰੇਂਜ 4-511 ਹੈ। ਹਾਲਾਂਕਿ, ਘੱਟੋ-ਘੱਟ ਕਾਨੂੰਨੀ PFD ਬਾਰੰਬਾਰਤਾ ਅਤੇ ਅਧਿਕਤਮ ਕਾਨੂੰਨੀ VCO ਬਾਰੰਬਾਰਤਾ 'ਤੇ ਪਾਬੰਦੀਆਂ ਪ੍ਰਭਾਵਸ਼ਾਲੀ M ਕਾਊਂਟਰ ਰੇਂਜ ਨੂੰ 4-160 ਤੱਕ ਸੀਮਤ ਕਰਦੀਆਂ ਹਨ।
ਡਿਵਾਈਡ ਫੈਕਟਰ (N-ਕਾਊਂਟਰ) (2)	1–511	N-ਕਾਊਂਟਰ ਦੇ ਵਿਭਾਜਨ ਕਾਰਕ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ। N ਕਾਊਂਟਰ ਦੀ ਕਾਨੂੰਨੀ ਰੇਂਜ 1–511 ਹੈ। ਹਾਲਾਂਕਿ, ਘੱਟੋ-ਘੱਟ ਕਾਨੂੰਨੀ PFD ਬਾਰੰਬਾਰਤਾ 'ਤੇ ਪਾਬੰਦੀਆਂ N ਕਾਊਂਟਰ ਦੀ ਪ੍ਰਭਾਵੀ ਸੀਮਾ ਨੂੰ 1-80 ਤੱਕ ਸੀਮਤ ਕਰਦੀਆਂ ਹਨ।
ਡਿਵਾਈਡ ਫੈਕਟਰ (ਸੀ-ਕਾਊਂਟਰ) (2)	1–511	ਆਉਟਪੁੱਟ ਘੜੀ (ਸੀ-ਕਾਊਂਟਰ) ਲਈ ਵੰਡ ਫੈਕਟਰ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ।

ਇਹ ਪੈਰਾਮੀਟਰ ਸਿਰਫ਼ ਉਦੋਂ ਉਪਲਬਧ ਹੁੰਦਾ ਹੈ ਜਦੋਂ ਭੌਤਿਕ ਆਉਟਪੁੱਟ ਕਲਾਕ ਪੈਰਾਮੀਟਰਾਂ ਨੂੰ ਚਾਲੂ ਕੀਤਾ ਜਾਂਦਾ ਹੈ।

ਇਹ ਪੈਰਾਮੀਟਰ ਸਿਰਫ਼ ਉਦੋਂ ਉਪਲਬਧ ਹੁੰਦਾ ਹੈ ਜਦੋਂ ਭੌਤਿਕ ਆਉਟਪੁੱਟ ਕਲਾਕ ਪੈਰਾਮੀਟਰ ਚਾਲੂ ਕੀਤਾ ਜਾਂਦਾ ਹੈ।

IOPLL IP ਕੋਰ ਪੈਰਾਮੀਟਰ - ਸੈਟਿੰਗਜ਼ ਟੈਬ

ਸਾਰਣੀ 2. IOPLL IP ਕੋਰ ਪੈਰਾਮੀਟਰ - ਸੈਟਿੰਗਾਂ ਟੈਬ

ਪੈਰਾਮੀਟਰ	ਕਨੂੰਨੀ ਮੁੱਲ	ਵਰਣਨ
PLL ਬੈਂਡਵਿਡਥ ਪ੍ਰੀਸੈਟ	ਘੱਟ, ਦਰਮਿਆਨਾ, ਜਾਂ ਉੱਚ	PLL ਬੈਂਡਵਿਡਥ ਪ੍ਰੀਸੈਟ ਸੈਟਿੰਗ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ। ਡਿਫਾਲਟ ਚੋਣ ਹੈ ਘੱਟ.
PLL ਆਟੋ ਰੀਸੈੱਟ	ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ	ਲਾਕ ਦੇ ਨੁਕਸਾਨ 'ਤੇ PLL ਨੂੰ ਸਵੈ-ਰੀਸੈੱਟ ਕਰਦਾ ਹੈ।
ਇੱਕ ਦੂਜਾ ਇਨਪੁਟ clk 'refclk1' ਬਣਾਓ	ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ	ਤੁਹਾਡੇ PLL ਨਾਲ ਜੁੜੀ ਇੱਕ ਬੈਕਅੱਪ ਘੜੀ ਪ੍ਰਦਾਨ ਕਰਨ ਲਈ ਚਾਲੂ ਕਰੋ ਜੋ ਤੁਹਾਡੀ ਅਸਲ ਸੰਦਰਭ ਘੜੀ ਨਾਲ ਬਦਲ ਸਕਦੀ ਹੈ।
ਦੂਜੀ ਸੰਦਰਭ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ	—	ਦੂਜੀ ਇਨਪੁਟ ਕਲਾਕ ਸਿਗਨਲ ਦੀ ਬਾਰੰਬਾਰਤਾ ਚੁਣਦਾ ਹੈ। ਮੂਲ ਮੁੱਲ ਹੈ 100.0 MHz. ਘੱਟੋ-ਘੱਟ ਅਤੇ ਵੱਧ ਤੋਂ ਵੱਧ ਮੁੱਲ ਵਰਤੀ ਗਈ ਡਿਵਾਈਸ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ।
ਵਰਤੋਂ ਵਿੱਚ ਇਨਪੁਟ ਘੜੀ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਇੱਕ 'active_clk' ਸਿਗਨਲ ਬਣਾਓ	ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ	ਐਕਟਿਵਕਲਕ ਆਉਟਪੁੱਟ ਬਣਾਉਣ ਲਈ ਚਾਲੂ ਕਰੋ। ਐਕਟਿਵਕਲਕ ਆਉਟਪੁੱਟ ਇੰਪੁੱਟ ਘੜੀ ਨੂੰ ਦਰਸਾਉਂਦੀ ਹੈ ਜੋ PLL ਦੁਆਰਾ ਵਰਤੋਂ ਵਿੱਚ ਹੈ। ਆਉਟਪੁੱਟ ਸਿਗਨਲ ਘੱਟ refclk ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ ਅਤੇ ਆਉਟਪੁੱਟ ਸਿਗਨਲ ਉੱਚ refclk1 ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
ਹਰੇਕ ਇਨਪੁਟ ਘੜੀ ਲਈ ਇੱਕ 'clkbad' ਸਿਗਨਲ ਬਣਾਓ	ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ	ਦੋ clkbad ਆਉਟਪੁੱਟ ਬਣਾਉਣ ਲਈ ਚਾਲੂ ਕਰੋ, ਹਰੇਕ ਇਨਪੁਟ ਘੜੀ ਲਈ ਇੱਕ। ਆਉਟਪੁੱਟ ਸਿਗਨਲ ਘੱਟ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਘੜੀ ਕੰਮ ਕਰ ਰਹੀ ਹੈ ਅਤੇ ਆਉਟਪੁੱਟ ਸਿਗਨਲ ਉੱਚ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਘੜੀ ਕੰਮ ਨਹੀਂ ਕਰ ਰਹੀ ਹੈ।
ਸਵਿੱਚਓਵਰ ਮੋਡ	ਆਟੋਮੈਟਿਕ ਸਵਿੱਚਓਵਰ, ਮੈਨੁਅਲ ਸਵਿੱਚਓਵਰ, ਜਾਂ ਮੈਨੁਅਲ ਓਵਰਰਾਈਡ ਦੇ ਨਾਲ ਆਟੋਮੈਟਿਕ ਸਵਿਚਓਵਰ	ਡਿਜ਼ਾਈਨ ਐਪਲੀਕੇਸ਼ਨ ਲਈ ਸਵਿੱਚਓਵਰ ਮੋਡ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ। IP ਤਿੰਨ ਸਵਿੱਚਓਵਰ ਮੋਡਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ: • ਜੇਕਰ ਤੁਸੀਂ ਚੁਣਦੇ ਹੋ ਆਟੋਮੈਟਿਕ ਸਵਿੱਚਓਵਰ ਮੋਡ, PLL ਸਰਕਟਰੀ ਚੁਣੀ ਗਈ ਹਵਾਲਾ ਘੜੀ ਦੀ ਨਿਗਰਾਨੀ ਕਰਦੀ ਹੈ। ਜੇਕਰ ਇੱਕ ਘੜੀ ਰੁਕ ਜਾਂਦੀ ਹੈ, ਤਾਂ ਸਰਕਟ ਆਪਣੇ ਆਪ ਹੀ ਕੁਝ ਘੜੀ ਚੱਕਰਾਂ ਵਿੱਚ ਬੈਕਅੱਪ ਘੜੀ ਵਿੱਚ ਬਦਲ ਜਾਂਦਾ ਹੈ ਅਤੇ ਸਥਿਤੀ ਸਿਗਨਲਾਂ, clkbad ਅਤੇ activeclk ਨੂੰ ਅੱਪਡੇਟ ਕਰਦਾ ਹੈ। • ਜੇਕਰ ਤੁਸੀਂ ਚੁਣਦੇ ਹੋ ਮੈਨੁਅਲ ਸਵਿੱਚਓਵਰ ਮੋਡ, ਜਦੋਂ ਨਿਯੰਤਰਣ ਸਿਗਨਲ, ਐਕਸਟਸਵਿਚ, ਤਰਕ ਉੱਚ ਤੋਂ ਤਰਕ ਲੋਜ ਵਿੱਚ ਬਦਲਦਾ ਹੈ, ਅਤੇ ਘੱਟੋ-ਘੱਟ ਤਿੰਨ ਘੜੀ ਚੱਕਰਾਂ ਲਈ ਘੱਟ ਰਹਿੰਦਾ ਹੈ, ਤਾਂ ਇਨਪੁਟ ਘੜੀ ਦੂਜੀ ਘੜੀ ਵਿੱਚ ਬਦਲ ਜਾਂਦੀ ਹੈ। ਐਕਸਟਸਵਿੱਚ ਨੂੰ FPGA ਕੋਰ ਤਰਕ ਜਾਂ ਇਨਪੁਟ ਪਿੰਨ ਤੋਂ ਤਿਆਰ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ। • ਜੇਕਰ ਤੁਸੀਂ ਚੁਣਦੇ ਹੋ ਮੈਨੁਅਲ ਓਵਰਰਾਈਡ ਦੇ ਨਾਲ ਆਟੋਮੈਟਿਕ ਸਵਿਚਓਵਰ ਮੋਡ, ਜਦੋਂ ਐਕਸਟਸਵਿੱਚ ਸਿਗਨਲ ਘੱਟ ਹੁੰਦਾ ਹੈ, ਇਹ ਆਟੋਮੈਟਿਕ ਸਵਿੱਚ ਫੰਕਸ਼ਨ ਨੂੰ ਓਵਰਰਾਈਡ ਕਰਦਾ ਹੈ। ਜਿੰਨਾ ਚਿਰ extswitch ਘੱਟ ਰਹਿੰਦਾ ਹੈ, ਅਗਲੀ ਸਵਿੱਚਓਵਰ ਕਾਰਵਾਈ ਬਲੌਕ ਕੀਤੀ ਜਾਂਦੀ ਹੈ। ਇਸ ਮੋਡ ਨੂੰ ਚੁਣਨ ਲਈ, ਤੁਹਾਡੇ ਦੋ ਘੜੀਆਂ ਦੇ ਸਰੋਤ ਚੱਲ ਰਹੇ ਹੋਣੇ ਚਾਹੀਦੇ ਹਨ ਅਤੇ ਦੋ ਘੜੀਆਂ ਦੀ ਬਾਰੰਬਾਰਤਾ 20% ਤੋਂ ਵੱਧ ਨਹੀਂ ਹੋ ਸਕਦੀ। ਜੇਕਰ ਦੋਵੇਂ ਘੜੀਆਂ ਇੱਕੋ ਬਾਰੰਬਾਰਤਾ 'ਤੇ ਨਹੀਂ ਹਨ, ਪਰ ਉਹਨਾਂ ਦੀ ਮਿਆਦ ਦਾ ਅੰਤਰ 20% ਦੇ ਅੰਦਰ ਹੈ, ਤਾਂ ਘੜੀ ਦੇ ਨੁਕਸਾਨ ਦਾ ਪਤਾ ਲਗਾਉਣ ਵਾਲਾ ਬਲਾਕ ਗੁੰਮ ਹੋਈ ਘੜੀ ਦਾ ਪਤਾ ਲਗਾ ਸਕਦਾ ਹੈ। PLL ਘੜੀ ਇਨਪੁਟ ਸਵਿਚਓਵਰ ਤੋਂ ਬਾਅਦ PLL ਸਭ ਤੋਂ ਵੱਧ ਸੰਭਾਵਤ ਤੌਰ 'ਤੇ ਲਾਕ ਤੋਂ ਬਾਹਰ ਹੋ ਜਾਂਦਾ ਹੈ ਅਤੇ ਇਸਨੂੰ ਦੁਬਾਰਾ ਲਾਕ ਕਰਨ ਲਈ ਸਮਾਂ ਚਾਹੀਦਾ ਹੈ।
ਸਵਿੱਚਓਵਰ ਦੇਰੀ	0–7	ਸਵਿੱਚਓਵਰ ਪ੍ਰਕਿਰਿਆ ਵਿੱਚ ਚੱਕਰ ਦੇਰੀ ਦੀ ਇੱਕ ਖਾਸ ਮਾਤਰਾ ਜੋੜਦਾ ਹੈ। ਪੂਰਵ-ਨਿਰਧਾਰਤ ਮੁੱਲ 0 ਹੈ।
PLL LVDS_CLK/ LOADEN ਆਉਟਪੁੱਟ ਪੋਰਟ ਤੱਕ ਪਹੁੰਚ	ਅਯੋਗ, LVDS_CLK/ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ ਲੋਡਨ 0, ਜਾਂ LVDS_CLK/ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ ਲੋਡਨ 0 ਅਤੇ 1	ਚੁਣੋ LVDS_CLK/LOADEN 0 ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ or LVDS_CLK/ LOADEN 0 ਅਤੇ 1 ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ PLL lvds_clk ਜਾਂ ਲੋਡ ਆਉਟਪੁੱਟ ਪੋਰਟ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ। ਇਸ ਪੈਰਾਮੀਟਰ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ ਜੇਕਰ PLL ਇੱਕ LVDS SERDES ਬਲਾਕ ਨੂੰ ਬਾਹਰੀ PLL ਨਾਲ ਫੀਡ ਕਰਦਾ ਹੈ। LVDS ਪੋਰਟਾਂ ਨਾਲ I/O PLL outclk ਪੋਰਟਾਂ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਸਮੇਂ, outclk[0..3] ਦੀ ਵਰਤੋਂ lvds_clk[0,1] ਅਤੇ ਲੋਡਨ[0,1] ਪੋਰਟਾਂ ਲਈ ਕੀਤੀ ਜਾਂਦੀ ਹੈ, outclk4 ਨੂੰ ਕੋਰਕਲਕ ਪੋਰਟਾਂ ਲਈ ਵਰਤਿਆ ਜਾ ਸਕਦਾ ਹੈ।
PLL DPA ਆਉਟਪੁੱਟ ਪੋਰਟ ਤੱਕ ਪਹੁੰਚ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ	ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ	PLL DPA ਆਉਟਪੁੱਟ ਪੋਰਟ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ ਚਾਲੂ ਕਰੋ।
*ਜਾਰੀ…*

ਪੈਰਾਮੀਟਰ	ਕਨੂੰਨੀ ਮੁੱਲ	ਵਰਣਨ
PLL ਬਾਹਰੀ ਘੜੀ ਆਉਟਪੁੱਟ ਪੋਰਟ ਤੱਕ ਪਹੁੰਚ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ	ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ	PLL ਬਾਹਰੀ ਘੜੀ ਆਉਟਪੁੱਟ ਪੋਰਟ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ ਚਾਲੂ ਕਰੋ।
ਦੱਸਦਾ ਹੈ ਕਿ ਕਿਸ outclk ਨੂੰ extclk_out[0] ਸਰੋਤ ਵਜੋਂ ਵਰਤਿਆ ਜਾਣਾ ਹੈ	C0 – C8	extclk_out[0] ਸਰੋਤ ਵਜੋਂ ਵਰਤੇ ਜਾਣ ਵਾਲੇ outclk ਪੋਰਟ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ।
ਦੱਸਦਾ ਹੈ ਕਿ ਕਿਸ outclk ਨੂੰ extclk_out[1] ਸਰੋਤ ਵਜੋਂ ਵਰਤਿਆ ਜਾਣਾ ਹੈ	C0 – C8	extclk_out[1] ਸਰੋਤ ਵਜੋਂ ਵਰਤੇ ਜਾਣ ਵਾਲੇ outclk ਪੋਰਟ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ।

ਕੈਸਕੇਡਿੰਗ ਟੈਬ

ਸਾਰਣੀ 3. IOPLL IP ਕੋਰ ਪੈਰਾਮੀਟਰ - ਕੈਸਕੇਡਿੰਗ ਟੈਬ3

ਪੈਰਾਮੀਟਰ	ਕਨੂੰਨੀ ਮੁੱਲ	ਵਰਣਨ
ਇੱਕ ਡਾਊਨਸਟ੍ਰੀਮ PLL ਨਾਲ ਜੁੜਨ ਲਈ ਇੱਕ 'ਕੈਸਕੇਡ ਆਊਟ' ਸਿਗਨਲ ਬਣਾਓ	ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ	cascade_out ਪੋਰਟ ਬਣਾਉਣ ਲਈ ਚਾਲੂ ਕਰੋ, ਜੋ ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਇਹ PLL ਇੱਕ ਸਰੋਤ ਹੈ ਅਤੇ ਇੱਕ ਮੰਜ਼ਿਲ (ਡਾਊਨਸਟ੍ਰੀਮ) PLL ਨਾਲ ਜੁੜਦਾ ਹੈ।
ਦੱਸਦਾ ਹੈ ਕਿ ਕੈਸਕੇਡਿੰਗ ਸਰੋਤ ਵਜੋਂ ਕਿਹੜਾ outclk ਵਰਤਿਆ ਜਾਣਾ ਹੈ	0–8	ਕੈਸਕੇਡਿੰਗ ਸਰੋਤ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ।
ਇੱਕ ਅੱਪਸਟਰੀਮ PLL ਨਾਲ ਜੁੜਨ ਲਈ ਇੱਕ adjpllin ਜਾਂ cclk ਸਿਗਨਲ ਬਣਾਓ	ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ	ਇੱਕ ਇਨਪੁਟ ਪੋਰਟ ਬਣਾਉਣ ਲਈ ਚਾਲੂ ਕਰੋ, ਜੋ ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਇਹ PLL ਇੱਕ ਮੰਜ਼ਿਲ ਹੈ ਅਤੇ ਇੱਕ ਸਰੋਤ (ਅੱਪਸਟ੍ਰੀਮ) PLL ਨਾਲ ਜੁੜਦਾ ਹੈ।

ਡਾਇਨਾਮਿਕ ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਟੈਬ

ਸਾਰਣੀ 4. IOPLL IP ਕੋਰ ਪੈਰਾਮੀਟਰ - ਡਾਇਨਾਮਿਕ ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਟੈਬ

ਪੈਰਾਮੀਟਰ	ਕਨੂੰਨੀ ਮੁੱਲ	ਵਰਣਨ
PLL ਦੀ ਗਤੀਸ਼ੀਲ ਪੁਨਰ-ਸੰਰੂਪਣ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ	ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ	ਇਸ PLL ਦੀ ਗਤੀਸ਼ੀਲ ਪੁਨਰ-ਸੰਰਚਨਾ ਨੂੰ ਚਾਲੂ ਕਰੋ (PLL Reconfig Intel FPGA IP ਕੋਰ ਦੇ ਨਾਲ)।
ਡਾਇਨਾਮਿਕ ਫੇਜ਼ ਸ਼ਿਫਟ ਪੋਰਟਾਂ ਤੱਕ ਪਹੁੰਚ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ	ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ	PLL ਨਾਲ ਡਾਇਨਾਮਿਕ ਫੇਜ਼ ਸ਼ਿਫਟ ਇੰਟਰਫੇਸ ਨੂੰ ਚਾਲੂ ਕਰੋ।
MIF ਜਨਰੇਸ਼ਨ ਵਿਕਲਪ (3)	ਪੈਦਾ ਕਰੋ ਨਵਾਂ MIF File, ਮੌਜੂਦਾ MIF ਵਿੱਚ ਸੰਰਚਨਾ ਜੋੜੋ File, ਅਤੇ MIF ਬਣਾਓ File IP ਜਨਰੇਸ਼ਨ ਦੇ ਦੌਰਾਨ	ਜਾਂ ਤਾਂ ਇੱਕ ਨਵਾਂ .mif ਬਣਾਓ file I/O PLL ਦੀ ਮੌਜੂਦਾ ਸੰਰਚਨਾ ਰੱਖਦਾ ਹੈ, ਜਾਂ ਇਸ ਸੰਰਚਨਾ ਨੂੰ ਮੌਜੂਦਾ .mif ਵਿੱਚ ਜੋੜੋ file. ਤੁਸੀਂ ਇਸ .mif ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ file I/O PLL ਨੂੰ ਇਸਦੀਆਂ ਮੌਜੂਦਾ ਸੈਟਿੰਗਾਂ ਵਿੱਚ ਮੁੜ ਸੰਰਚਿਤ ਕਰਨ ਲਈ ਡਾਇਨਾਮਿਕ ਪੁਨਰ-ਸੰਰਚਨਾ ਦੌਰਾਨ।
ਨਵੇਂ MIF ਲਈ ਮਾਰਗ file (4)	—	ਸਥਾਨ ਦਰਜ ਕਰੋ ਅਤੇ file ਨਵੇਂ .mif ਦਾ ਨਾਮ file ਬਣਾਉਣ ਲਈ.
ਮੌਜੂਦਾ MIF ਲਈ ਮਾਰਗ file (5)	—	ਸਥਾਨ ਦਰਜ ਕਰੋ ਅਤੇ file ਮੌਜੂਦਾ .mif ਦਾ ਨਾਮ file ਤੁਹਾਨੂੰ ਸ਼ਾਮਿਲ ਕਰਨ ਦਾ ਇਰਾਦਾ ਹੈ.
*ਜਾਰੀ…*

ਇਹ ਪੈਰਾਮੀਟਰ ਸਿਰਫ਼ ਉਦੋਂ ਉਪਲਬਧ ਹੁੰਦਾ ਹੈ ਜਦੋਂ PLL ਦੀ ਗਤੀਸ਼ੀਲ ਪੁਨਰ-ਸੰਰਚਨਾ ਨੂੰ ਚਾਲੂ ਕੀਤਾ ਜਾਂਦਾ ਹੈ।

ਇਹ ਪੈਰਾਮੀਟਰ ਸਿਰਫ਼ ਉਦੋਂ ਉਪਲਬਧ ਹੁੰਦਾ ਹੈ ਜਦੋਂ ਨਵਾਂ MIF ਤਿਆਰ ਹੁੰਦਾ ਹੈ File MIF ਜਨਰੇਸ਼ਨ ਵਜੋਂ ਚੁਣਿਆ ਗਿਆ ਹੈ
ਵਿਕਲਪ।

ਪੈਰਾਮੀਟਰ	ਕਨੂੰਨੀ ਮੁੱਲ	ਵਰਣਨ
MIF ਸਟ੍ਰੀਮਿੰਗ ਲਈ ਡਾਇਨਾਮਿਕ ਫੇਜ਼ ਸ਼ਿਫਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ (3)	ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ	PLL ਮੁੜ ਸੰਰਚਨਾ ਲਈ ਡਾਇਨਾਮਿਕ ਫੇਜ਼ ਸ਼ਿਫਟ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਨੂੰ ਸਟੋਰ ਕਰਨ ਲਈ ਚਾਲੂ ਕਰੋ।
DPS ਕਾਊਂਟਰ ਦੀ ਚੋਣ (6)	C0–C8, ਸਾਰੇ ਸੀ, or M	ਗਤੀਸ਼ੀਲ ਪੜਾਅ ਸ਼ਿਫਟ ਤੋਂ ਗੁਜ਼ਰਨ ਲਈ ਕਾਊਂਟਰ ਦੀ ਚੋਣ ਕਰਦਾ ਹੈ। M ਫੀਡਬੈਕ ਕਾਊਂਟਰ ਹੈ ਅਤੇ C ਪੋਸਟ-ਸਕੇਲ ਕਾਊਂਟਰ ਹੈ।
ਡਾਇਨਾਮਿਕ ਫੇਜ਼ ਸ਼ਿਫਟਾਂ ਦੀ ਸੰਖਿਆ (6)	1–7	ਪੜਾਅ ਸ਼ਿਫਟ ਵਾਧੇ ਦੀ ਗਿਣਤੀ ਚੁਣਦਾ ਹੈ। ਸਿੰਗਲ ਫੇਜ਼ ਸ਼ਿਫਟ ਵਾਧੇ ਦਾ ਆਕਾਰ VCO ਮਿਆਦ ਦੇ 1/8 ਦੇ ਬਰਾਬਰ ਹੈ। ਮੂਲ ਮੁੱਲ ਹੈ 1.
ਡਾਇਨਾਮਿਕ ਫੇਜ਼ ਸ਼ਿਫਟ ਦਿਸ਼ਾ (6)	ਸਕਾਰਾਤਮਕ or ਨਕਾਰਾਤਮਕ	PLL MIF ਵਿੱਚ ਸਟੋਰ ਕਰਨ ਲਈ ਗਤੀਸ਼ੀਲ ਪੜਾਅ ਸ਼ਿਫਟ ਦਿਸ਼ਾ ਨਿਰਧਾਰਤ ਕਰਦਾ ਹੈ।

ਇਹ ਪੈਰਾਮੀਟਰ ਸਿਰਫ਼ ਉਦੋਂ ਉਪਲਬਧ ਹੁੰਦਾ ਹੈ ਜਦੋਂ ਮੌਜੂਦਾ MIF ਵਿੱਚ ਸੰਰਚਨਾ ਜੋੜੋ File MIF ਜਨਰੇਸ਼ਨ ਵਿਕਲਪ ਵਜੋਂ ਚੁਣਿਆ ਗਿਆ ਹੈ

IOPLL IP ਕੋਰ ਪੈਰਾਮੀਟਰ - ਐਡਵਾਂਸਡ ਪੈਰਾਮੀਟਰ ਟੈਬ

ਸਾਰਣੀ 5. IOPLL IP ਕੋਰ ਪੈਰਾਮੀਟਰ – ਐਡਵਾਂਸਡ ਪੈਰਾਮੀਟਰ ਟੈਬ

ਪੈਰਾਮੀਟਰ	ਕਨੂੰਨੀ ਮੁੱਲ	ਵਰਣਨ
ਉੱਨਤ ਪੈਰਾਮੀਟਰ	—	ਭੌਤਿਕ PLL ਸੈਟਿੰਗਾਂ ਦੀ ਇੱਕ ਸਾਰਣੀ ਦਿਖਾਉਂਦਾ ਹੈ ਜੋ ਤੁਹਾਡੇ ਇਨਪੁਟ ਦੇ ਅਧਾਰ 'ਤੇ ਲਾਗੂ ਕੀਤਾ ਜਾਵੇਗਾ।

ਕਾਰਜਾਤਮਕ ਵਰਣਨ

ਇੱਕ I/O PLL ਇੱਕ ਬਾਰੰਬਾਰਤਾ-ਨਿਯੰਤਰਣ ਪ੍ਰਣਾਲੀ ਹੈ ਜੋ ਇੱਕ ਇਨਪੁਟ ਘੜੀ ਨਾਲ ਆਪਣੇ ਆਪ ਨੂੰ ਸਮਕਾਲੀ ਕਰਕੇ ਇੱਕ ਆਉਟਪੁੱਟ ਘੜੀ ਤਿਆਰ ਕਰਦੀ ਹੈ। PLL ਇਨਪੁਟ ਸਿਗਨਲ ਅਤੇ ਵੋਲਯੂਮ ਦੇ ਆਉਟਪੁੱਟ ਸਿਗਨਲ ਵਿਚਕਾਰ ਪੜਾਅ ਅੰਤਰ ਦੀ ਤੁਲਨਾ ਕਰਦਾ ਹੈtagਈ-ਨਿਯੰਤਰਿਤ ਔਸਿਲੇਟਰ (VCO) ਅਤੇ ਫਿਰ ਇਨਪੁਟ ਜਾਂ ਹਵਾਲਾ ਸਿਗਨਲ ਦੀ ਬਾਰੰਬਾਰਤਾ 'ਤੇ ਇੱਕ ਸਥਿਰ ਪੜਾਅ ਕੋਣ (ਲਾਕ) ਨੂੰ ਬਣਾਈ ਰੱਖਣ ਲਈ ਪੜਾਅ ਸਮਕਾਲੀਕਰਨ ਕਰਦਾ ਹੈ। ਸਿਸਟਮ ਦਾ ਸਮਕਾਲੀਕਰਨ ਜਾਂ ਨਕਾਰਾਤਮਕ ਫੀਡਬੈਕ ਲੂਪ PLL ਨੂੰ ਪੜਾਅ-ਲਾਕ ਹੋਣ ਲਈ ਮਜ਼ਬੂਰ ਕਰਦਾ ਹੈ।
ਤੁਸੀਂ PLLs ਨੂੰ ਬਾਰੰਬਾਰਤਾ ਗੁਣਕ, ਡਿਵਾਈਡਰ, ਡੀਮੋਡੂਲੇਟਰਾਂ, ਟਰੈਕਿੰਗ ਜਨਰੇਟਰਾਂ, ਜਾਂ ਕਲਾਕ ਰਿਕਵਰੀ ਸਰਕਟਾਂ ਵਜੋਂ ਕੌਂਫਿਗਰ ਕਰ ਸਕਦੇ ਹੋ। ਤੁਸੀਂ ਸਥਿਰ ਫ੍ਰੀਕੁਐਂਸੀ ਬਣਾਉਣ, ਰੌਲੇ-ਰੱਪੇ ਵਾਲੇ ਸੰਚਾਰ ਚੈਨਲ ਤੋਂ ਸਿਗਨਲਾਂ ਨੂੰ ਮੁੜ ਪ੍ਰਾਪਤ ਕਰਨ, ਜਾਂ ਤੁਹਾਡੇ ਪੂਰੇ ਡਿਜ਼ਾਈਨ ਦੌਰਾਨ ਘੜੀ ਦੇ ਸਿਗਨਲਾਂ ਨੂੰ ਵੰਡਣ ਲਈ PLLs ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ।

ਇੱਕ PLL ਦੇ ਬਿਲਡਿੰਗ ਬਲਾਕ

I/O PLL ਦੇ ਮੁੱਖ ਬਲਾਕ ਫੇਜ਼ ਫ੍ਰੀਕੁਐਂਸੀ ਡਿਟੈਕਟਰ (PFD), ਚਾਰਜ ਪੰਪ, ਲੂਪ ਫਿਲਟਰ, VCO, ਅਤੇ ਕਾਊਂਟਰ ਹਨ, ਜਿਵੇਂ ਕਿ ਫੀਡਬੈਕ ਕਾਊਂਟਰ (M), ਇੱਕ ਪ੍ਰੀ-ਸਕੇਲ ਕਾਊਂਟਰ (N), ਅਤੇ ਪੋਸਟ- ਸਕੇਲ ਕਾਊਂਟਰ (C)। PLL ਆਰਕੀਟੈਕਚਰ ਉਸ ਡਿਵਾਈਸ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ ਜਿਸਦੀ ਵਰਤੋਂ ਤੁਸੀਂ ਆਪਣੇ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਕਰਦੇ ਹੋ।

ਇਹ ਪੈਰਾਮੀਟਰ ਸਿਰਫ਼ ਉਦੋਂ ਉਪਲਬਧ ਹੁੰਦਾ ਹੈ ਜਦੋਂ MIF ਸਟ੍ਰੀਮਿੰਗ ਲਈ ਡਾਇਨਾਮਿਕ ਫੇਜ਼ ਸ਼ਿਫਟ ਨੂੰ ਚਾਲੂ ਕੀਤਾ ਜਾਂਦਾ ਹੈ।

ਆਮ I/O PLL ਆਰਕੀਟੈਕਚਰ

ਇੱਕ PLL ਦੇ ਵਿਵਹਾਰ ਦਾ ਵਰਣਨ ਕਰਨ ਲਈ ਹੇਠਾਂ ਦਿੱਤੇ ਸ਼ਬਦ ਆਮ ਤੌਰ 'ਤੇ ਵਰਤੇ ਜਾਂਦੇ ਹਨ:
PLL ਲਾਕ ਸਮਾਂ—ਜਿਸ ਨੂੰ PLL ਪ੍ਰਾਪਤੀ ਸਮਾਂ ਵੀ ਕਿਹਾ ਜਾਂਦਾ ਹੈ। PLL ਲਾਕ ਸਮਾਂ PLL ਲਈ ਪਾਵਰ-ਅਪ ਤੋਂ ਬਾਅਦ, ਪ੍ਰੋਗਰਾਮ ਕੀਤੇ ਆਉਟਪੁੱਟ ਫ੍ਰੀਕੁਐਂਸੀ ਤਬਦੀਲੀ ਤੋਂ ਬਾਅਦ, ਜਾਂ PLL ਰੀਸੈਟ ਤੋਂ ਬਾਅਦ ਟੀਚੇ ਦੀ ਬਾਰੰਬਾਰਤਾ ਅਤੇ ਪੜਾਅ ਸਬੰਧ ਨੂੰ ਪ੍ਰਾਪਤ ਕਰਨ ਦਾ ਸਮਾਂ ਹੈ। ਨੋਟ: ਸਿਮੂਲੇਸ਼ਨ ਸੌਫਟਵੇਅਰ ਇੱਕ ਯਥਾਰਥਵਾਦੀ PLL ਲੌਕ ਸਮੇਂ ਦਾ ਮਾਡਲ ਨਹੀਂ ਬਣਾਉਂਦਾ। ਸਿਮੂਲੇਸ਼ਨ ਇੱਕ ਅਵਿਸ਼ਵਾਸੀ ਤੇਜ਼ ਲਾਕ ਸਮਾਂ ਦਿਖਾਉਂਦਾ ਹੈ। ਅਸਲ ਲੌਕ ਟਾਈਮ ਨਿਰਧਾਰਨ ਲਈ, ਡਿਵਾਈਸ ਡੇਟਾਸ਼ੀਟ ਵੇਖੋ।
PLL ਰੈਜ਼ੋਲਿਊਸ਼ਨ—ਇੱਕ PLL VCO ਦਾ ਨਿਊਨਤਮ ਬਾਰੰਬਾਰਤਾ ਵਾਧਾ ਮੁੱਲ। M ਅਤੇ N ਕਾਊਂਟਰਾਂ ਵਿੱਚ ਬਿੱਟਾਂ ਦੀ ਗਿਣਤੀ PLL ਰੈਜ਼ੋਲਿਊਸ਼ਨ ਮੁੱਲ ਨੂੰ ਨਿਰਧਾਰਤ ਕਰਦੀ ਹੈ।
ਪੀ.ਐੱਲ.ਐੱਲ. ਐੱਸample ਦਰ — FREF sampPLL ਵਿੱਚ ਪੜਾਅ ਅਤੇ ਬਾਰੰਬਾਰਤਾ ਸੁਧਾਰ ਕਰਨ ਲਈ ਲੋੜੀਂਦੀ ਲਿੰਗ ਬਾਰੰਬਾਰਤਾ। ਪੀ.ਐੱਲ.ਐੱਲ. ਐੱਸample ਦਰ fREF/N ਹੈ।

PLL ਲਾਕ

PLL ਲਾਕ ਫੇਜ਼ ਫ੍ਰੀਕੁਐਂਸੀ ਡਿਟੈਕਟਰ ਵਿੱਚ ਦੋ ਇਨਪੁਟ ਸਿਗਨਲਾਂ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ। ਲਾਕ ਸਿਗਨਲ PLLs ਦਾ ਇੱਕ ਅਸਿੰਕ੍ਰੋਨਸ ਆਉਟਪੁੱਟ ਹੈ। ਲਾਕ ਸਿਗਨਲ ਨੂੰ ਗੇਟ ਕਰਨ ਲਈ ਲੋੜੀਂਦੇ ਚੱਕਰਾਂ ਦੀ ਗਿਣਤੀ PLL ਇਨਪੁਟ ਘੜੀ 'ਤੇ ਨਿਰਭਰ ਕਰਦੀ ਹੈ ਜੋ ਗੇਟਡ-ਲਾਕ ਸਰਕਟਰੀ ਨੂੰ ਘੜੀ ਕਰਦੀ ਹੈ। ਲਾਕ ਸਿਗਨਲ ਨੂੰ ਗੇਟ ਕਰਨ ਲਈ ਲੋੜੀਂਦੇ ਘੜੀ ਚੱਕਰਾਂ ਦੀ ਗਿਣਤੀ ਦੀ ਗਣਨਾ ਕਰਨ ਲਈ PLL ਇਨਪੁਟ ਘੜੀ ਦੀ ਮਿਆਦ ਦੁਆਰਾ PLL ਦੇ ਅਧਿਕਤਮ ਲਾਕ ਸਮੇਂ ਨੂੰ ਵੰਡੋ।

ਓਪਰੇਸ਼ਨ ਮੋਡਸ

IOPLL IP ਕੋਰ ਛੇ ਵੱਖ-ਵੱਖ ਕਲਾਕ ਫੀਡਬੈਕ ਮੋਡਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। ਹਰੇਕ ਮੋਡ ਕਲਾਕ ਗੁਣਾ ਅਤੇ ਵੰਡ, ਪੜਾਅ ਬਦਲਣ, ਅਤੇ ਡਿਊਟੀ-ਸਾਈਕਲ ਪ੍ਰੋਗਰਾਮਿੰਗ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ।

ਆਉਟਪੁੱਟ ਘੜੀਆਂ

IOPLL IP ਕੋਰ ਨੌਂ ਘੜੀ ਆਉਟਪੁੱਟ ਸਿਗਨਲ ਤਿਆਰ ਕਰ ਸਕਦਾ ਹੈ। ਉਤਪੰਨ ਘੜੀ ਆਉਟਪੁੱਟ ਸਿਗਨਲ ਕੋਰ ਜਾਂ ਕੋਰ ਦੇ ਬਾਹਰਲੇ ਬਾਹਰੀ ਬਲਾਕਾਂ ਨੂੰ ਘੜੀ ਕਰਦੇ ਹਨ।
ਤੁਸੀਂ ਆਉਟਪੁੱਟ ਘੜੀ ਦੇ ਮੁੱਲ ਨੂੰ 0 ਤੇ ਰੀਸੈਟ ਕਰਨ ਲਈ ਰੀਸੈਟ ਸਿਗਨਲ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ ਅਤੇ PLL ਆਉਟਪੁੱਟ ਘੜੀਆਂ ਨੂੰ ਅਯੋਗ ਕਰ ਸਕਦੇ ਹੋ।
ਹਰੇਕ ਆਉਟਪੁੱਟ ਘੜੀ ਵਿੱਚ ਬੇਨਤੀ ਕੀਤੀ ਸੈਟਿੰਗਾਂ ਦਾ ਇੱਕ ਸੈੱਟ ਹੁੰਦਾ ਹੈ ਜਿੱਥੇ ਤੁਸੀਂ ਆਉਟਪੁੱਟ ਬਾਰੰਬਾਰਤਾ, ਪੜਾਅ ਸ਼ਿਫਟ, ਅਤੇ ਡਿਊਟੀ ਚੱਕਰ ਲਈ ਲੋੜੀਂਦੇ ਮੁੱਲ ਨਿਰਧਾਰਤ ਕਰ ਸਕਦੇ ਹੋ। ਲੋੜੀਂਦੀਆਂ ਸੈਟਿੰਗਾਂ ਉਹ ਸੈਟਿੰਗਾਂ ਹਨ ਜੋ ਤੁਸੀਂ ਆਪਣੇ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਲਾਗੂ ਕਰਨਾ ਚਾਹੁੰਦੇ ਹੋ।

ਬਾਰੰਬਾਰਤਾ, ਪੜਾਅ ਸ਼ਿਫਟ, ਅਤੇ ਡਿਊਟੀ ਚੱਕਰ ਲਈ ਅਸਲ ਮੁੱਲ ਸਭ ਤੋਂ ਨਜ਼ਦੀਕੀ ਸੈਟਿੰਗਾਂ ਹਨ (ਇੱਛਤ ਸੈਟਿੰਗਾਂ ਦਾ ਸਭ ਤੋਂ ਵਧੀਆ ਅਨੁਮਾਨ) ਜੋ PLL ਸਰਕਟ ਵਿੱਚ ਲਾਗੂ ਕੀਤੀਆਂ ਜਾ ਸਕਦੀਆਂ ਹਨ।

ਹਵਾਲਾ ਘੜੀ ਸਵਿੱਚਓਵਰ

ਹਵਾਲਾ ਘੜੀ ਸਵਿੱਚਓਵਰ ਵਿਸ਼ੇਸ਼ਤਾ PLL ਨੂੰ ਦੋ ਸੰਦਰਭ ਇਨਪੁਟ ਘੜੀਆਂ ਦੇ ਵਿਚਕਾਰ ਸਵਿਚ ਕਰਨ ਦੀ ਆਗਿਆ ਦਿੰਦੀ ਹੈ। ਇਸ ਵਿਸ਼ੇਸ਼ਤਾ ਨੂੰ ਕਲਾਕ ਰਿਡੰਡੈਂਸੀ, ਜਾਂ ਦੋਹਰੀ ਘੜੀ ਡੋਮੇਨ ਐਪਲੀਕੇਸ਼ਨ ਲਈ ਵਰਤੋ ਜਿਵੇਂ ਕਿ ਸਿਸਟਮ ਵਿੱਚ। ਸਿਸਟਮ ਇੱਕ ਬੇਲੋੜੀ ਘੜੀ ਨੂੰ ਚਾਲੂ ਕਰ ਸਕਦਾ ਹੈ ਜੇਕਰ ਪ੍ਰਾਇਮਰੀ ਘੜੀ ਚੱਲਣਾ ਬੰਦ ਕਰ ਦਿੰਦੀ ਹੈ।
ਸੰਦਰਭ ਘੜੀ ਸਵਿੱਚਓਵਰ ਵਿਸ਼ੇਸ਼ਤਾ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ, ਤੁਸੀਂ ਦੂਜੀ ਇਨਪੁਟ ਘੜੀ ਲਈ ਬਾਰੰਬਾਰਤਾ ਨਿਰਧਾਰਤ ਕਰ ਸਕਦੇ ਹੋ, ਅਤੇ ਸਵਿੱਚਓਵਰ ਲਈ ਮੋਡ ਅਤੇ ਦੇਰੀ ਦੀ ਚੋਣ ਕਰ ਸਕਦੇ ਹੋ।

ਘੜੀ ਦੇ ਨੁਕਸਾਨ ਦਾ ਪਤਾ ਲਗਾਉਣ ਅਤੇ ਸੰਦਰਭ ਘੜੀ ਸਵਿੱਚਓਵਰ ਬਲਾਕ ਦੇ ਹੇਠਾਂ ਦਿੱਤੇ ਕਾਰਜ ਹਨ:

ਹਵਾਲਾ ਘੜੀ ਸਥਿਤੀ ਦੀ ਨਿਗਰਾਨੀ ਕਰਦਾ ਹੈ। ਜੇਕਰ ਹਵਾਲਾ ਘੜੀ ਫੇਲ ਹੋ ਜਾਂਦੀ ਹੈ, ਤਾਂ ਘੜੀ ਆਟੋਮੈਟਿਕ ਹੀ ਬੈਕਅੱਪ ਘੜੀ ਇਨਪੁੱਟ ਸਰੋਤ ਵਿੱਚ ਬਦਲ ਜਾਂਦੀ ਹੈ। ਘੜੀ ਘਟਨਾ ਨੂੰ ਸੁਚੇਤ ਕਰਨ ਲਈ clkbad ਅਤੇ activeclk ਸਿਗਨਲਾਂ ਦੀ ਸਥਿਤੀ ਨੂੰ ਅਪਡੇਟ ਕਰਦੀ ਹੈ।
ਹਵਾਲਾ ਘੜੀ ਨੂੰ ਦੋ ਵੱਖ-ਵੱਖ ਫ੍ਰੀਕੁਐਂਸੀਜ਼ ਦੇ ਵਿਚਕਾਰ ਅੱਗੇ-ਪਿੱਛੇ ਬਦਲਦਾ ਹੈ। ਸਵਿੱਚ ਐਕਸ਼ਨ ਨੂੰ ਹੱਥੀਂ ਕੰਟਰੋਲ ਕਰਨ ਲਈ ਐਕਸਟਸਵਿੱਚ ਸਿਗਨਲ ਦੀ ਵਰਤੋਂ ਕਰੋ। ਇੱਕ ਸਵਿੱਚਓਵਰ ਹੋਣ ਤੋਂ ਬਾਅਦ, PLL ਅਸਥਾਈ ਤੌਰ 'ਤੇ ਲੌਕ ਗੁਆ ਸਕਦਾ ਹੈ ਅਤੇ ਗਣਨਾ ਪ੍ਰਕਿਰਿਆ ਵਿੱਚੋਂ ਲੰਘ ਸਕਦਾ ਹੈ।

PLL-ਤੋਂ-PLL ਕੈਸਕੇਡਿੰਗ

ਜੇਕਰ ਤੁਸੀਂ ਆਪਣੇ ਡਿਜ਼ਾਈਨ ਵਿੱਚ PLL ਨੂੰ ਕੈਸਕੇਡ ਕਰਦੇ ਹੋ, ਤਾਂ ਸਰੋਤ (ਅੱਪਸਟ੍ਰੀਮ) PLL ਵਿੱਚ ਇੱਕ ਘੱਟ ਬੈਂਡਵਿਡਥ ਸੈਟਿੰਗ ਹੋਣੀ ਚਾਹੀਦੀ ਹੈ, ਜਦੋਂ ਕਿ ਮੰਜ਼ਿਲ (ਡਾਊਨਸਟ੍ਰੀਮ) PLL ਵਿੱਚ ਇੱਕ ਉੱਚ ਬੈਂਡਵਿਡਥ ਸੈਟਿੰਗ ਹੋਣੀ ਚਾਹੀਦੀ ਹੈ। ਕੈਸਕੇਡਿੰਗ ਦੇ ਦੌਰਾਨ, ਸਰੋਤ PLL ਦਾ ਆਉਟਪੁੱਟ ਮੰਜ਼ਿਲ PLL ਦੀ ਸੰਦਰਭ ਘੜੀ (ਇਨਪੁਟ) ਵਜੋਂ ਕੰਮ ਕਰਦਾ ਹੈ। ਕੈਸਕੇਡਡ PLL ਦੀ ਬੈਂਡਵਿਡਥ ਸੈਟਿੰਗਾਂ ਵੱਖਰੀਆਂ ਹੋਣੀਆਂ ਚਾਹੀਦੀਆਂ ਹਨ। ਜੇਕਰ ਕੈਸਕੇਡਡ PLLs ਦੀਆਂ ਬੈਂਡਵਿਡਥ ਸੈਟਿੰਗਾਂ ਇੱਕੋ ਜਿਹੀਆਂ ਹਨ, ਤਾਂ ਕੈਸਕੇਡਡ PLLs ampਕੁਝ ਫ੍ਰੀਕੁਐਂਸੀਜ਼ 'ਤੇ ਲਾਈਫ ਫੇਜ਼ ਸ਼ੋਰ। ਐਡਜਪਲਿਨ ਇਨਪੁਟ ਕਲਾਕ ਸੋਰਸ ਦੀ ਵਰਤੋਂ ਫ੍ਰੈਕਚਰੇਬਲ ਫਰੈਕਸ਼ਨਲ ਪੀ.ਐੱਲ.ਐੱਲ. ਦੇ ਵਿਚਕਾਰ ਇੰਟਰ-ਕੈਸਕੇਡਿੰਗ ਲਈ ਕੀਤੀ ਜਾਂਦੀ ਹੈ।

ਬੰਦਰਗਾਹਾਂ

ਸਾਰਣੀ 6. IOPLL IP ਕੋਰ ਪੋਰਟਸ

ਪੈਰਾਮੀਟਰ	ਟਾਈਪ ਕਰੋ	ਹਾਲਤ	ਵਰਣਨ
refclk	ਇੰਪੁੱਟ	ਲੋੜੀਂਦਾ ਹੈ	ਹਵਾਲਾ ਘੜੀ ਸਰੋਤ ਜੋ I/O PLL ਨੂੰ ਚਲਾਉਂਦਾ ਹੈ।
ਪਹਿਲਾ	ਇੰਪੁੱਟ	ਲੋੜੀਂਦਾ ਹੈ	ਆਉਟਪੁੱਟ ਘੜੀਆਂ ਲਈ ਅਸਿੰਕ੍ਰੋਨਸ ਰੀਸੈਟ ਪੋਰਟ। ਸਾਰੀਆਂ ਆਉਟਪੁੱਟ ਘੜੀਆਂ ਨੂੰ 0 ਦੇ ਮੁੱਲ 'ਤੇ ਰੀਸੈਟ ਕਰਨ ਲਈ ਇਸ ਪੋਰਟ ਨੂੰ ਉੱਚਾ ਚਲਾਓ। ਤੁਹਾਨੂੰ ਇਸ ਪੋਰਟ ਨੂੰ ਉਪਭੋਗਤਾ ਨਿਯੰਤਰਣ ਸਿਗਨਲ ਨਾਲ ਕਨੈਕਟ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ।
fbclk	ਇੰਪੁੱਟ	ਵਿਕਲਪਿਕ	I/O PLL ਲਈ ਬਾਹਰੀ ਫੀਡਬੈਕ ਇਨਪੁਟ ਪੋਰਟ। IOPLL IP ਕੋਰ ਇਸ ਪੋਰਟ ਨੂੰ ਬਣਾਉਂਦਾ ਹੈ ਜਦੋਂ I/O PLL ਬਾਹਰੀ ਫੀਡਬੈਕ ਮੋਡ ਜਾਂ ਜ਼ੀਰੋ-ਦੇਰੀ ਬਫਰ ਮੋਡ ਵਿੱਚ ਕੰਮ ਕਰ ਰਿਹਾ ਹੁੰਦਾ ਹੈ। ਫੀਡਬੈਕ ਲੂਪ ਨੂੰ ਪੂਰਾ ਕਰਨ ਲਈ, ਇੱਕ ਬੋਰਡ-ਪੱਧਰ ਦੇ ਕੁਨੈਕਸ਼ਨ ਨੂੰ fbclk ਪੋਰਟ ਅਤੇ I/O PLL ਦੇ ਬਾਹਰੀ ਘੜੀ ਆਉਟਪੁੱਟ ਪੋਰਟ ਨਾਲ ਜੁੜਨਾ ਚਾਹੀਦਾ ਹੈ।
fboutclk	ਆਉਟਪੁੱਟ	ਵਿਕਲਪਿਕ	ਪੋਰਟ ਜੋ ਕਿ ਮਿਮਿਕ ਸਰਕਟਰੀ ਦੁਆਰਾ fbclk ਪੋਰਟ ਨੂੰ ਫੀਡ ਕਰਦੀ ਹੈ। fboutclk ਪੋਰਟ ਤਾਂ ਹੀ ਉਪਲਬਧ ਹੈ ਜੇਕਰ I/O PLL ਬਾਹਰੀ ਫੀਡਬੈਕ ਮੋਡ ਵਿੱਚ ਹੈ।
zdbfbclk	ਦਿਸ਼ਾਯ	ਵਿਕਲਪਿਕ	ਦੁਵੱਲੀ ਪੋਰਟ ਜੋ ਨਕਲ ਸਰਕਟਰੀ ਨਾਲ ਜੁੜਦੀ ਹੈ। ਇਸ ਪੋਰਟ ਨੂੰ ਇੱਕ ਦੁਵੱਲੀ ਪਿੰਨ ਨਾਲ ਜੁੜਨਾ ਚਾਹੀਦਾ ਹੈ ਜੋ I/O PLL ਦੇ ਸਕਾਰਾਤਮਕ ਫੀਡਬੈਕ ਸਮਰਪਿਤ ਆਉਟਪੁੱਟ ਪਿੰਨ 'ਤੇ ਰੱਖਿਆ ਗਿਆ ਹੈ। zdbfbclk ਪੋਰਟ ਤਾਂ ਹੀ ਉਪਲਬਧ ਹੈ ਜੇਕਰ I/O PLL ਜ਼ੀਰੋ-ਦੇਰੀ ਬਫਰ ਮੋਡ ਵਿੱਚ ਹੈ। ਜ਼ੀਰੋ-ਦੇਰੀ ਬਫਰ ਮੋਡ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਸਮੇਂ ਸਿਗਨਲ ਪ੍ਰਤੀਬਿੰਬ ਤੋਂ ਬਚਣ ਲਈ, ਦੋ-ਦਿਸ਼ਾਵੀ I/O ਪਿੰਨ 'ਤੇ ਬੋਰਡ ਟਰੇਸ ਨਾ ਲਗਾਓ।
ਤਾਲਾਬੰਦ	ਆਉਟਪੁੱਟ	ਵਿਕਲਪਿਕ	ਜਦੋਂ PLL ਲਾਕ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ ਤਾਂ IOPLL IP ਕੋਰ ਇਸ ਪੋਰਟ ਨੂੰ ਉੱਚਾ ਚੁੱਕਦਾ ਹੈ। ਪੋਰਟ ਉਦੋਂ ਤੱਕ ਉੱਚੀ ਰਹਿੰਦੀ ਹੈ ਜਦੋਂ ਤੱਕ IOPLL ਲਾਕ ਹੈ। I/O PLL ਤਾਲਾਬੰਦ ਪੋਰਟ ਦਾ ਦਾਅਵਾ ਕਰਦਾ ਹੈ ਜਦੋਂ ਹਵਾਲਾ ਘੜੀ ਅਤੇ ਫੀਡਬੈਕ ਘੜੀ ਦੇ ਪੜਾਅ ਅਤੇ ਬਾਰੰਬਾਰਤਾ
*ਜਾਰੀ…*

ਪੈਰਾਮੀਟਰ	ਟਾਈਪ ਕਰੋ	ਹਾਲਤ	ਵਰਣਨ
			ਸਮਾਨ ਜਾਂ ਲਾਕ ਸਰਕਟ ਸਹਿਣਸ਼ੀਲਤਾ ਦੇ ਅੰਦਰ। ਜਦੋਂ ਦੋ ਘੜੀ ਸਿਗਨਲਾਂ ਵਿੱਚ ਅੰਤਰ ਲਾਕ ਸਰਕਟ ਸਹਿਣਸ਼ੀਲਤਾ ਤੋਂ ਵੱਧ ਜਾਂਦਾ ਹੈ, ਤਾਂ I/O PLL ਲਾਕ ਗੁਆ ਦਿੰਦਾ ਹੈ।
refclk1	ਇੰਪੁੱਟ	ਵਿਕਲਪਿਕ	ਦੂਜਾ ਹਵਾਲਾ ਘੜੀ ਸਰੋਤ ਜੋ ਘੜੀ ਸਵਿੱਚਓਵਰ ਵਿਸ਼ੇਸ਼ਤਾ ਲਈ I/O PLL ਨੂੰ ਚਲਾਉਂਦਾ ਹੈ।
extswitch	ਇੰਪੁੱਟ	ਵਿਕਲਪਿਕ	ਘੜੀ ਨੂੰ ਹੱਥੀਂ ਬਦਲਣ ਲਈ ਘੱਟੋ-ਘੱਟ 1 ਕਲਾਕ ਚੱਕਰਾਂ ਲਈ ਐਕਸਟਸਵਿੱਚ ਸਿਗਨਲ ਲੋਅ (0'b3) ਦਾ ਦਾਅਵਾ ਕਰੋ।
ਐਕਟਿਵਕਲਕ	ਆਉਟਪੁੱਟ	ਵਿਕਲਪਿਕ	ਆਉਟਪੁੱਟ ਸਿਗਨਲ ਇਹ ਦਰਸਾਉਣ ਲਈ ਕਿ I/O PLL ਦੁਆਰਾ ਕਿਹੜਾ ਹਵਾਲਾ ਘੜੀ ਸਰੋਤ ਵਰਤਿਆ ਜਾਂਦਾ ਹੈ।
clkbad	ਆਉਟਪੁੱਟ	ਵਿਕਲਪਿਕ	ਆਉਟਪੁੱਟ ਸਿਗਨਲ ਜੋ ਸੰਦਰਭ ਘੜੀ ਸਰੋਤ ਦੀ ਸਥਿਤੀ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਚੰਗਾ ਜਾਂ ਮਾੜਾ ਹੈ।
cascade_out	ਆਉਟਪੁੱਟ	ਵਿਕਲਪਿਕ	ਆਉਟਪੁੱਟ ਸਿਗਨਲ ਜੋ ਡਾਊਨਸਟ੍ਰੀਮ I/O PLL ਵਿੱਚ ਫੀਡ ਕਰਦਾ ਹੈ।
adjplin	ਇੰਪੁੱਟ	ਵਿਕਲਪਿਕ	ਇਨਪੁਟ ਸਿਗਨਲ ਜੋ ਅੱਪਸਟਰੀਮ I/O PLL ਤੋਂ ਫੀਡ ਕਰਦਾ ਹੈ।
outclk_[]	ਆਉਟਪੁੱਟ	ਵਿਕਲਪਿਕ	I/O PLL ਤੋਂ ਆਉਟਪੁੱਟ ਘੜੀ।

IOPLL Intel FPGA IP ਕੋਰ ਯੂਜ਼ਰ ਗਾਈਡ ਆਰਕਾਈਵਜ਼

ਜੇਕਰ ਇੱਕ IP ਕੋਰ ਸੰਸਕਰਣ ਸੂਚੀਬੱਧ ਨਹੀਂ ਹੈ, ਤਾਂ ਪਿਛਲੇ IP ਕੋਰ ਸੰਸਕਰਣ ਲਈ ਉਪਭੋਗਤਾ ਗਾਈਡ ਲਾਗੂ ਹੁੰਦੀ ਹੈ

IP ਕੋਰ ਸੰਸਕਰਣ	ਯੂਜ਼ਰ ਗਾਈਡ
17.0	Altera I/O ਫੇਜ਼-ਲਾਕਡ ਲੂਪ (Altera IOPLL) IP ਕੋਰ ਉਪਭੋਗਤਾ ਗਾਈਡ
16.1	Altera I/O ਫੇਜ਼-ਲਾਕਡ ਲੂਪ (Altera IOPLL) IP ਕੋਰ ਉਪਭੋਗਤਾ ਗਾਈਡ
16.0	Altera I/O ਫੇਜ਼-ਲਾਕਡ ਲੂਪ (Altera IOPLL) IP ਕੋਰ ਉਪਭੋਗਤਾ ਗਾਈਡ
15.0	Altera I/O ਫੇਜ਼-ਲਾਕਡ ਲੂਪ (Altera IOPLL) IP ਕੋਰ ਉਪਭੋਗਤਾ ਗਾਈਡ

IOPLL Intel FPGA IP ਕੋਰ ਯੂਜ਼ਰ ਗਾਈਡ ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸ

ਦਸਤਾਵੇਜ਼ ਸੰਸਕਰਣ	Intel Quartus® ਪ੍ਰਧਾਨ ਸੰਸਕਰਣ	ਤਬਦੀਲੀਆਂ
2019.06.24	18.1	ਵਿੱਚ ਸਮਰਪਿਤ ਘੜੀ ਇਨਪੁਟਸ ਲਈ ਵਰਣਨ ਨੂੰ ਅਪਡੇਟ ਕੀਤਾ ਆਮ I/O PLL ਆਰਕੀਟੈਕਚਰ ਚਿੱਤਰ
2019.01.03	18.1	• ਅੱਪਡੇਟ ਕੀਤਾ PLL LVDS_CLK/LOADEN ਆਉਟਪੁੱਟ ਪੋਰਟ ਤੱਕ ਪਹੁੰਚ ਵਿੱਚ ਪੈਰਾਮੀਟਰ IOPLL IP ਕੋਰ ਪੈਰਾਮੀਟਰ - ਸੈਟਿੰਗਜ਼ ਟੈਬ ਟੇਬਲ • ਵਿੱਚ zdbfbclk ਪੋਰਟ ਲਈ ਵਰਣਨ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ ਗਿਆ ਹੈ IOPLL IP ਕੋਰ ਪੋਰਟਸ ਟੇਬਲ
2018.09.28	18.1	• ਵਿੱਚ extswitch ਲਈ ਵਰਣਨ ਨੂੰ ਠੀਕ ਕੀਤਾ IOPLL IP ਕੋਰ ਪੋਰਟਸ ਟੇਬਲ • Intel ਰੀਬ੍ਰਾਂਡਿੰਗ ਦੇ ਅਨੁਸਾਰ ਹੇਠਾਂ ਦਿੱਤੇ IP ਕੋਰਾਂ ਦਾ ਨਾਮ ਬਦਲਿਆ ਗਿਆ: — Altera IOPLL IP ਕੋਰ ਨੂੰ IOPLL Intel FPGA IP ਕੋਰ ਵਿੱਚ ਬਦਲਿਆ ਗਿਆ ਹੈ। — Altera PLL Reconfig IP ਕੋਰ ਨੂੰ PLL Reconfig Intel FPGA IP ਕੋਰ ਵਿੱਚ ਬਦਲਿਆ ਗਿਆ ਹੈ। — Arria 10 FPLL IP ਕੋਰ ਨੂੰ fPLL Intel Arria 10/Cyclone 10 FPGA IP ਕੋਰ ਵਿੱਚ ਬਦਲਿਆ ਗਿਆ ਹੈ।

ਮਿਤੀ	ਸੰਸਕਰਣ	ਤਬਦੀਲੀਆਂ
ਜੂਨ 2017	2017.06.16	• Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ ਲਈ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ। • Intel ਦੇ ਤੌਰ 'ਤੇ ਮੁੜ-ਬ੍ਰਾਂਡ ਕੀਤਾ ਗਿਆ।
ਦਸੰਬਰ 2016	2016.12.05	IP ਕੋਰ ਦੇ ਪਹਿਲੇ ਪੋਰਟ ਦੇ ਵਰਣਨ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ।
ਜੂਨ 2016	2016.06.23	• ਅੱਪਡੇਟ ਕੀਤੇ IP ਕੋਰ ਪੈਰਾਮੀਟਰ - ਸੈਟਿੰਗਾਂ ਟੈਬ ਟੇਬਲ। - ਮੈਨੁਅਲ ਓਵਰਰਾਈਡ ਪੈਰਾਮੀਟਰਾਂ ਦੇ ਨਾਲ ਮੈਨੂਅਲ ਸਵਿਚਓਵਰ ਅਤੇ ਆਟੋਮੈਟਿਕ ਸਵਿਚਓਵਰ ਲਈ ਵਰਣਨ ਨੂੰ ਅਪਡੇਟ ਕੀਤਾ ਗਿਆ। ਘੜੀ ਸਵਿੱਚਓਵਰ ਕੰਟਰੋਲ ਸਿਗਨਲ ਕਿਰਿਆਸ਼ੀਲ ਘੱਟ ਹੈ। - ਸਵਿਚਓਵਰ ਦੇਰੀ ਪੈਰਾਮੀਟਰ ਲਈ ਵਰਣਨ ਨੂੰ ਅਪਡੇਟ ਕੀਤਾ ਗਿਆ। • IP ਕੋਰ ਪੈਰਾਮੀਟਰਾਂ ਵਿੱਚ DPS ਕਾਊਂਟਰ ਚੋਣ ਪੈਰਾਮੀਟਰ ਲਈ ਪਰਿਭਾਸ਼ਿਤ M ਅਤੇ C ਕਾਊਂਟਰ - ਡਾਇਨਾਮਿਕ ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਟੈਬ ਟੇਬਲ। • ਖਾਸ I/O PLL ਆਰਕੀਟੈਕਚਰ ਡਾਇਗ੍ਰਾਮ ਵਿੱਚ ਕਲਾਕ ਸਵਿੱਚਓਵਰ ਪੋਰਟ ਨਾਮ ਨੂੰ clkswitch ਤੋਂ extswitch ਵਿੱਚ ਬਦਲਿਆ ਗਿਆ ਹੈ।
ਮਈ 2016	2016.05.02	ਅੱਪਡੇਟ ਕੀਤੇ IP ਕੋਰ ਪੈਰਾਮੀਟਰ - ਡਾਇਨਾਮਿਕ ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਟੈਬ ਟੇਬਲ।
ਮਈ 2015	2015.05.04	IP ਕੋਰ ਪੈਰਾਮੀਟਰ - ਸੈਟਿੰਗਜ਼ ਟੈਬ ਟੇਬਲ ਵਿੱਚ PLL LVDS_CLK/LOADEN ਆਉਟਪੁੱਟ ਪੋਰਟ ਪੈਰਾਮੀਟਰ ਤੱਕ ਪਹੁੰਚ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ ਵਰਣਨ ਨੂੰ ਅਪਡੇਟ ਕੀਤਾ ਗਿਆ। Arria 10 ਡਿਵਾਈਸ ਚੈਪਟਰ ਵਿੱਚ I/O ਅਤੇ ਹਾਈ ਸਪੀਡ I/O ਵਿੱਚ Altera IOPLL ਅਤੇ Altera LVDS SERDES IP ਕੋਰ ਟੇਬਲ ਦੇ ਵਿਚਕਾਰ ਸਿਗਨਲ ਇੰਟਰਫੇਸ ਲਈ ਇੱਕ ਲਿੰਕ ਜੋੜਿਆ ਗਿਆ ਹੈ।
ਅਗਸਤ 2014	2014.08.18	ਸ਼ੁਰੂਆਤੀ ਰੀਲੀਜ਼।

ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ

intel UG-01155 IOPLL FPGA IP ਕੋਰ [pdf] ਯੂਜ਼ਰ ਗਾਈਡ
UG-01155 IOPLL FPGA IP ਕੋਰ, UG-01155, IOPLL FPGA IP ਕੋਰ, FPGA IP ਕੋਰ

ਹਵਾਲੇ

ਯੂਜ਼ਰ ਮੈਨੂਅਲ

intel UG-01155 IOPLL FPGA IP ਕੋਰ

IOPLL Intel® FPGA IP ਕੋਰ ਯੂਜ਼ਰ ਗਾਈਡ