Intel UG-01155 IOPLL FPGA-IP-Core

Aktualisiert für Intel® Quartus® Prime Design Suite: 18.1

IOPLL Intel® FPGA IP Core-Benutzerhandbuch

Mit dem IOPLL Intel® FPGA IP-Core können Sie die Einstellungen der Intel Arria® 10 und Intel Cyclone® 10 GX I/O PLL konfigurieren.

Der IOPLL-IP-Kern unterstützt die folgenden Funktionen:

• Unterstützt sechs verschiedene Clock-Feedback-Modi: Direct, External Feedback, Normal, Source Synchron, Zero Delay Buffer und LVDS-Modus.
• Erzeugt bis zu neun Taktausgangssignale für die Geräte Intel Arria 10 und Intel CycloneM 10 GX.
• Schaltet zwischen zwei Referenzeingangstakten um.
• Unterstützt benachbarte PLL-Eingänge (adjpllin) zur Verbindung mit einer Upstream-PLL im PLL-Kaskadierungsmodus.
• Erzeugt die Speicherinitialisierung File (.mif) und ermöglicht eine dynamische PLL-Rekonfiguration.
• Unterstützt dynamische PLL-Phasenverschiebung.

Zugehörige Informationen

• Einführung in Intel FPGA IP-Cores
  Bietet weitere Informationen über Intel FPGA IP-Kerne und den Parameter-Editor.
• Betriebsmodi auf Seite 9
• Ausgangstakte auf Seite 10
• Referenztaktumschaltung auf Seite 10
• PLL-zu-PLL-Kaskadierung auf Seite 11
• IOPLL Intel FPGA IP Core User Guide Archives auf Seite 12

Bietet eine Liste von Benutzerhandbüchern für frühere Versionen des IOPLL Intel FPGA IP-Kerns.

Unterstützung für Gerätefamilien

Der IOPLL-IP-Core unterstützt nur die Gerätefamilien Intel Arria 10 und Intel Cyclone 10 GX.

IOPLL-IP-Core-Parameter

Der IOPLL-IP-Core-Parametereditor erscheint in der PLL-Kategorie des IP-Katalogs.

Parameter	Rechtlicher Wert	Beschreibung
Gerätefamilie	Intel Arria 10, Intel Zyklon 10 GX	Gibt die Gerätefamilie an.
Komponente	—	Gibt das Zielgerät an.
Geschwindigkeitsstufe	—	Gibt die Geschwindigkeitsklasse für das Zielgerät an.
PLL-Modus	Ganzzahl-N PLL	Gibt den Modus an, der für den IOPLL-IP-Core verwendet wird. Die einzige legale Auswahl ist Ganzzahl-N PLL. Wenn Sie eine fraktionierte PLL benötigen, müssen Sie den fPLL Intel Arria 10/Cyclone 10 FPGA IP-Core verwenden.
Referenztaktfrequenz	—	Gibt die Eingangsfrequenz für den Eingangstakt, refclk, in MHz an. Der Standardwert ist 100.0 MHz. Der Minimal- und Maximalwert ist abhängig vom ausgewählten Gerät.
Gesperrten Ausgangsport aktivieren	Einschalten oder Ausschalten	Einschalten, um den gesperrten Port zu aktivieren.
Aktivieren Sie die physikalischen Ausgangstaktparameter	Einschalten oder Ausschalten	Aktivieren Sie diese Option, um physikalische PLL-Zählerparameter einzugeben, anstatt eine gewünschte Ausgangstaktfrequenz anzugeben.
Betriebsmodus	direkt, externes Feedback, Normal, Quelle synchron, Null-Verzögerungs-Puffer, oder LVDS	Gibt den Betrieb der PLL an. Die Standardoperation ist direkt Modus. • Wenn Sie die auswählen direkt Modus minimiert die PLL die Länge des Rückkopplungspfades, um den kleinstmöglichen Jitter am PLL-Ausgang zu erzeugen. Die internen und externen Taktausgänge der PLL sind in Bezug auf den PLL-Takteingang phasenverschoben. In diesem Modus kompensiert die PLL keine Taktnetzwerke. • Wenn Sie die auswählen Normal Modus kompensiert die PLL die Verzögerung des internen Taktnetzwerks, das vom Taktausgang verwendet wird. Wenn die PLL auch zur Ansteuerung eines externen Taktausgangspins verwendet wird, tritt eine entsprechende Phasenverschiebung des Signals am Ausgangspin auf. • Wenn Sie die auswählen Quelle synchron Modus entspricht die Taktverzögerung vom Pin zum E/A-Eingangsregister der Datenverzögerung vom Pin zum E/A-Eingangsregister. • Wenn Sie die auswählen externes Feedback Modus müssen Sie den fbclk-Eingangsport mit einem Eingangspin verbinden. Eine Verbindung auf Platinenebene muss sowohl den Eingangspin als auch den externen Taktausgangsport fboutclk verbinden. Der fbclk-Port ist auf den Eingangstakt ausgerichtet. • Wenn Sie die auswählen Null-Verzögerungs-Puffer Modus muss die PLL einen externen Taktausgangspin speisen und die durch diesen Pin eingeführte Verzögerung kompensieren. Das am Pin beobachtete Signal wird mit dem Eingangstakt synchronisiert. Der PLL-Taktausgang ist mit dem Altbidir-Port verbunden und steuert zdbfbclk als Ausgangsport an. Wenn die PLL auch das interne Taktnetzwerk treibt, tritt eine entsprechende Phasenverschiebung dieses Netzwerks auf. • Wenn Sie die auswählen LVDS Modus wird die gleiche Daten- und Taktzeitbeziehung der Pins am internen SERDES-Erfassungsregister aufrechterhalten. Der Modus kompensiert die Verzögerungen im LVDS-Taktnetzwerk und zwischen dem Datenpin und dem Takteingangspin zu den SERDES-Erfassungsregisterpfaden.
Anzahl der Uhren	1–9	Gibt die Anzahl der Ausgangstakte an, die für jedes Gerät im PLL-Design erforderlich sind. Die angeforderten Einstellungen für Ausgangsfrequenz, Phasenverschiebung und Arbeitszyklus werden basierend auf der Anzahl der ausgewählten Takte angezeigt.
Geben Sie die VCO-Frequenz an	Einschalten oder Ausschalten	Ermöglicht Ihnen, die VCO-Frequenz auf den angegebenen Wert zu beschränken. Dies ist nützlich, wenn Sie eine PLL für den externen LVDS-Modus erstellen oder wenn eine bestimmte Schrittgröße für die dynamische Phasenverschiebung gewünscht wird.
Fortsetzung…

Parameter	Rechtlicher Wert	Beschreibung
VCO-Frequenz (1)	—	• Wenn Aktivieren Sie die physikalischen Ausgangstaktparameter eingeschaltet ist— zeigt die VCO-Frequenz basierend auf den Werten für an Referenztaktfrequenz, Multiplikationsfaktor (M-Zähler), Und Teilungsfaktor (N-Zähler). • Wenn Aktivieren Sie die physikalischen Ausgangstaktparameter ausgeschaltet ist—erlaubt Ihnen, den angeforderten Wert für die VCO-Frequenz festzulegen. Der Standardwert ist 600.0 MHz.
Geben Sie der Uhr einen globalen Namen	Einschalten oder Ausschalten	Ermöglicht Ihnen, den Namen der Ausgangsuhr umzubenennen.
Uhrenname	—	Der Name der Benutzeruhr für Synopsis Design Constraints (SDC).
Gewünschte Frequenz	—	Gibt die Ausgangstaktfrequenz des entsprechenden Ausgangstaktports, outclk[], in MHz an. Der Standardwert ist 100.0 MHz. Die minimalen und maximalen Werte hängen vom verwendeten Gerät ab. Die PLL liest nur die Ziffern in den ersten sechs Dezimalstellen.
Tatsächliche Frequenz	—	Ermöglicht die Auswahl der tatsächlichen Ausgangstaktfrequenz aus einer Liste erreichbarer Frequenzen. Der Standardwert ist die erreichbare Frequenz, die der gewünschten Frequenz am nächsten kommt.
Phasenverschiebungseinheiten	ps or Grad	Gibt die Phasenverschiebungseinheit für den entsprechenden Ausgangstaktport an, outclk[], in Pikosekunden (ps) oder Grad.
Gewünschte Phasenverschiebung	—	Gibt den angeforderten Wert für die Phasenverschiebung an. Der Standardwert ist 0 PS.
Tatsächliche Phasenverschiebung	—	Ermöglicht die Auswahl der tatsächlichen Phasenverschiebung aus einer Liste erreichbarer Phasenverschiebungswerte. Der Standardwert ist die erreichbare Phasenverschiebung, die der gewünschten Phasenverschiebung am nächsten kommt.
Gewünschter Arbeitszyklus	0.0–100.0	Gibt den angeforderten Wert für das Tastverhältnis an. Der Standardwert ist 50.0 %.
Tatsächlicher Arbeitszyklus	—	Ermöglicht die Auswahl des tatsächlichen Arbeitszyklus aus einer Liste erreichbarer Arbeitszykluswerte. Der Standardwert ist der erreichbare Arbeitszyklus, der dem gewünschten Arbeitszyklus am nächsten kommt.
Multiplikationsfaktor (M-Zähler) (2)	4–511	Gibt den Multiplikationsfaktor des M-Zählers an. Der zulässige Bereich des M-Zählers ist 4–511. Beschränkungen der minimalen zulässigen PFD-Frequenz und der maximalen zulässigen VCO-Frequenz begrenzen jedoch den effektiven M-Zählerbereich auf 4–160.
Teilungsfaktor (N-Zähler) (2)	1–511	Gibt den Teilungsfaktor des N-Zählers an. Der zulässige Bereich des N-Zählers ist 1–511. Beschränkungen der gesetzlichen PFD-Mindestfrequenz begrenzen jedoch den effektiven Bereich des N-Zählers auf 1–80.
Teilungsfaktor (C-Zähler) (2)	1–511	Gibt den Teilungsfaktor für den Ausgangstakt (C-Zähler) an.

1. Dieser Parameter ist nur verfügbar, wenn Enable physical output clock parameters deaktiviert ist.
2. Dieser Parameter ist nur verfügbar, wenn Enable physical output clock parameters eingeschaltet ist.

IOPLL-IP-Core-Parameter – Registerkarte „Einstellungen“.

Tabelle 2. IOPLL-IP-Core-Parameter – Registerkarte „Einstellungen“.

Parameter	Rechtlicher Wert	Beschreibung
Voreingestellte PLL-Bandbreite	Niedrig, Medium, oder Hoch	Gibt die Voreinstellung der PLL-Bandbreite an. Die Standardauswahl ist Niedrig.
PLL-Auto-Reset	Einschalten oder Ausschalten	Setzt die PLL bei Verlust der Sperre automatisch selbst zurück.
Erstellen Sie einen zweiten Eingabeclk 'refclk1'	Einschalten oder Ausschalten	Aktivieren Sie diese Option, um einen an Ihre PLL angeschlossenen Backup-Takt bereitzustellen, der mit Ihrem ursprünglichen Referenztakt schalten kann.
Zweite Referenztaktfrequenz	—	Wählt die Frequenz des zweiten Eingangstaktsignals. Der Standardwert ist 100.0 MHz. Der Minimal- und Maximalwert ist abhängig vom verwendeten Gerät.
Erstellen Sie ein 'active_clk'-Signal, um den verwendeten Eingangstakt anzuzeigen	Einschalten oder Ausschalten	Aktivieren Sie diese Option, um die activeclk-Ausgabe zu erstellen. Der Ausgang activeclk gibt den Eingangstakt an, der von der PLL verwendet wird. Das niedrige Ausgangssignal zeigt refclk an und das hohe Ausgangssignal zeigt refclk1 an.
Erstellen Sie ein 'clkbad'-Signal für jeden der Eingangstakte	Einschalten oder Ausschalten	Aktivieren Sie diese Option, um zwei clkbad-Ausgänge zu erstellen, einen für jeden Eingangstakt. Ein niedriges Ausgangssignal zeigt an, dass die Uhr arbeitet, und ein hohes Ausgangssignal zeigt an, dass die Uhr nicht arbeitet.
Umschaltmodus	Automatische Umschaltung, Manuelle Umschaltung, oder Automatische Umschaltung mit manueller Überbrückung	Gibt den Umschaltmodus für die Designanwendung an. Das IP unterstützt drei Umschaltmodi: • Wenn Sie die auswählen Automatische Umschaltung Modus überwacht die PLL-Schaltung den ausgewählten Referenztakt. Wenn ein Takt stoppt, schaltet die Schaltung in einigen Taktzyklen automatisch auf den Backup-Takt um und aktualisiert die Statussignale clkbad und activeclk. • Wenn Sie die auswählen Manuelle Umschaltung Modus, wenn das Steuersignal extswitch von logisch hoch auf logisch niedrig wechselt und für mindestens drei Taktzyklen niedrig bleibt, schaltet der Eingangstakt auf den anderen Takt um. Der Extswitch kann aus der FPGA-Kernlogik oder dem Eingangspin generiert werden. • Wenn Sie auswählen Automatische Umschaltung mit manueller Überbrückung Modus, wenn das Extswitch-Signal niedrig ist, setzt es die automatische Umschaltfunktion außer Kraft. Solange extswitch niedrig bleibt, wird eine weitere Umschaltung blockiert. Um diesen Modus auszuwählen, müssen Ihre beiden Taktquellen laufen und die Frequenz der beiden Taktgeber darf sich nicht um mehr als 20 % unterscheiden. Wenn beide Takte nicht auf der gleichen Frequenz sind, aber ihre Periodendifferenz innerhalb von 20 % liegt, kann der Taktverlusterkennungsblock den verlorenen Takt erkennen. Die PLL fällt höchstwahrscheinlich nach der Umschaltung des PLL-Takteingangs aus der Verriegelung und benötigt Zeit, um erneut zu verriegeln.
Umschaltverzögerung	0–7	Fügt dem Umschaltvorgang eine bestimmte Zyklusverzögerung hinzu. Der Standardwert ist 0.
Zugriff auf PLL LVDS_CLK/LOADEN-Ausgangsport	Deaktiviert, LVDS_CLK aktivieren/ LADEN 0, oder LVDS_CLK aktivieren/ LADEN 0 & 1	Wählen Aktivieren Sie LVDS_CLK/LOADEN 0 or Aktivieren Sie LVDS_CLK/LOADEN 0 & 1 um den PLL lvds_clk zu aktivieren oder den Ausgangsport zu laden. Aktiviert diesen Parameter, falls die PLL einen LVDS-SERDES-Block mit externer PLL speist. Bei Verwendung der E/A-PLL-Outclk-Ports mit LVDS-Ports werden outclk[0..3] für lvds_clk[0,1]- und loaden[0,1]-Ports verwendet, outclk4 kann für Coreclk-Ports verwendet werden.
Aktivieren Sie den Zugriff auf den PLL-DPA-Ausgangsport	Einschalten oder Ausschalten	Einschalten, um den PLL-DPA-Ausgangsport zu aktivieren.
Fortsetzung…

Parameter	Rechtlicher Wert	Beschreibung
Aktivieren Sie den Zugriff auf den externen PLL-Taktausgangsport	Einschalten oder Ausschalten	Einschalten, um den externen PLL-Taktausgangsport zu aktivieren.
Gibt an, welcher outclk als extclk_out[0]-Quelle verwendet werden soll	C0 – C8	Gibt den outclk-Port an, der als extclk_out[0]-Quelle verwendet werden soll.
Gibt an, welcher outclk als extclk_out[1]-Quelle verwendet werden soll	C0 – C8	Gibt den outclk-Port an, der als extclk_out[1]-Quelle verwendet werden soll.

Registerkarte Kaskadierung

Tabelle 3. IOPLL-IP-Core-Parameter – Kaskadierung Tab3

Parameter	Rechtlicher Wert	Beschreibung
Erstellen Sie ein „Cascade Out“-Signal, um es mit einer nachgeschalteten PLL zu verbinden	Einschalten oder Ausschalten	Einschalten, um den cascade_out-Port zu erstellen, der anzeigt, dass diese PLL eine Quelle ist und mit einer Ziel-(Downstream-)PLL verbunden ist.
Gibt an, welcher outclk als kaskadierende Quelle verwendet werden soll	0–8	Gibt die kaskadierende Quelle an.
Erstellen Sie ein adjpllin- oder cclk-Signal, um eine Verbindung mit einem Upstream-PLL herzustellen	Einschalten oder Ausschalten	Einschalten, um einen Eingangsport zu erstellen, der anzeigt, dass dieser PLL ein Ziel ist und mit einem Quell-(Upstream-)PLL verbunden ist.

Registerkarte „Dynamische Neukonfiguration“.

Tabelle 4. IOPLL-IP-Kernparameter – Registerkarte „Dynamische Neukonfiguration“.

Parameter	Rechtlicher Wert	Beschreibung
Aktivieren Sie die dynamische Neukonfiguration von PLL	Einschalten oder Ausschalten	Aktivieren Sie die Aktivierung der dynamischen Rekonfiguration dieser PLL (in Verbindung mit PLL Reconfig Intel FPGA IP Core).
Aktivieren Sie den Zugriff auf dynamische Phase-Shift-Ports	Einschalten oder Ausschalten	Aktivieren Sie die Aktivierung der dynamischen Phasenverschiebungsschnittstelle mit der PLL.
MIF-Generierungsoption (3)	Erzeugen Neue MIF File, Konfiguration zu vorhandenem MIF hinzufügen File, Und MIF erstellen File während der IP-Generierung	Erstellen Sie entweder eine neue .mif file die die aktuelle Konfiguration der I/O-PLL enthält, oder fügen Sie diese Konfiguration einer bestehenden .mif-Datei hinzu file. Sie können diese .mif-Datei verwenden file während der dynamischen Neukonfiguration, um die E/A-PLL auf ihre aktuellen Einstellungen neu zu konfigurieren.
Pfad zu New MIF file (4)	—	Geben Sie den Ort ein und file Name der neuen .mif file erstellt werden.
Pfad zu vorhandener MIF file (5)	—	Geben Sie den Ort ein und file Name der vorhandenen .mif file Sie beabsichtigen zu ergänzen.
Fortsetzung…

1. Dieser Parameter ist nur verfügbar, wenn Enable dynamic reconfiguration of PLL eingeschaltet ist.
2. Dieser Parameter ist nur verfügbar, wenn Neue MIF generieren File als MIF-Erzeugung ausgewählt ist
   Option.

   Parameter	Rechtlicher Wert	Beschreibung
   Dynamische Phasenverschiebung für MIF-Streaming aktivieren (3)	Einschalten oder Ausschalten	Einschalten, um dynamische Phasenverschiebungseigenschaften für die PLL-Rekonfiguration zu speichern.
   Auswahl des DPS-Zählers (6)	C0–C8, Alle C, or M	Wählt den Zähler für eine dynamische Phasenverschiebung aus. M ist der Feedback-Zähler und C sind die Post-Scale-Zähler.
   Anzahl dynamischer Phasenverschiebungen (6)	1–7	Wählt die Anzahl der Phasenverschiebungsschritte aus. Die Größe eines einzelnen Phasenverschiebungsinkrements ist gleich 1/8 der VCO-Periode. Der Standardwert ist 1.
   Richtung der dynamischen Phasenverschiebung (6)	Positiv or Negativ	Bestimmt die Richtung der dynamischen Phasenverschiebung, die in der PLL-MIF gespeichert werden soll.

3. Dieser Parameter ist nur beim Hinzufügen einer Konfiguration zu vorhandener MIF verfügbar File als MIF-Generierungsoption ausgewählt ist

IOPLL-IP-Core-Parameter – Registerkarte „Erweiterte Parameter“.

Tabelle 5. IOPLL-IP-Core-Parameter – Registerkarte „Erweiterte Parameter“.

Parameter	Rechtlicher Wert	Beschreibung
Erweiterte Parameter	—	Zeigt eine Tabelle mit physikalischen PLL-Einstellungen an, die basierend auf Ihrer Eingabe implementiert werden.

Funktionsbeschreibung

• Eine E/A-PLL ist ein Frequenzsteuerungssystem, das einen Ausgangstakt erzeugt, indem es sich selbst mit einem Eingangstakt synchronisiert. Die PLL vergleicht die Phasendifferenz zwischen dem Eingangssignal und dem Ausgangssignal eines voltage-gesteuerter Oszillator (VCO) und führt dann eine Phasensynchronisation durch, um einen konstanten Phasenwinkel (Lock) auf der Frequenz des Eingangs- oder Referenzsignals aufrechtzuerhalten. Die Synchronisation oder negative Rückkopplungsschleife des Systems erzwingt eine Phasenverriegelung der PLL.
• Sie können PLLs als Frequenzvervielfacher, Teiler, Demodulatoren, Tracking-Generatoren oder Taktrückgewinnungsschaltungen konfigurieren. Sie können PLLs verwenden, um stabile Frequenzen zu erzeugen, Signale von einem verrauschten Kommunikationskanal wiederherzustellen oder Taktsignale in Ihrem gesamten Design zu verteilen.

Bausteine ​​einer PLL

Die Hauptblöcke der E/A-PLL sind Phasenfrequenzdetektor (PFD), Ladungspumpe, Schleifenfilter, VCO und Zähler, wie z. B. ein Rückkopplungszähler (M), ein Prescale-Zähler (N) und Post- Waagenzähler (C). Die PLL-Architektur hängt von dem Gerät ab, das Sie in Ihrem Design verwenden.

Dieser Parameter ist nur verfügbar, wenn Dynamische Phasenverschiebung für MIF-Streaming aktivieren aktiviert ist.

Typische E/A-PLL-Architektur

• Die folgenden Begriffe werden üblicherweise verwendet, um das Verhalten einer PLL zu beschreiben:
  PLL-Sperrzeit – auch als PLL-Erfassungszeit bekannt. Die PLL-Sperrzeit ist die Zeit, die der PLL benötigt, um die Zielfrequenz und das Phasenverhältnis nach dem Einschalten, nach einer programmierten Änderung der Ausgangsfrequenz oder nach einem PLL-Reset zu erreichen. Hinweis: Die Simulationssoftware modelliert keine realistische PLL-Sperrzeit. Die Simulation zeigt eine unrealistisch schnelle Sperrzeit. Informationen zur tatsächlichen Sperrzeit finden Sie im Datenblatt des Geräts.
• PLL-Auflösung – der minimale Frequenzinkrementwert eines PLL-VCO. Die Anzahl der Bits in den M- und N-Zählern bestimmt den PLL-Auflösungswert.
• PLL-sample rate – die FREF sampling-Frequenz, die zur Durchführung der Phasen- und Frequenzkorrektur in der PLL erforderlich ist. Die PLLsampDie Rate ist fREF /N.

PLL-Sperre

Die PLL-Verriegelung ist abhängig von den beiden Eingangssignalen im Phasenfrequenzdetektor. Das Verriegelungssignal ist eine asynchrone Ausgabe der PLLs. Die Anzahl der Zyklen, die erforderlich sind, um das Sperrsignal zu sperren, hängt von dem PLL-Eingangstakt ab, der die Sperrschaltung taktet. Dividieren Sie die maximale Verriegelungszeit des PLL durch die Periode des PLL-Eingangstakts, um die Anzahl von Taktzyklen zu berechnen, die zum Gattern des Verriegelungssignals erforderlich sind.

Betriebsarten

Der IOPLL-IP-Core unterstützt sechs verschiedene Clock-Feedback-Modi. Jeder Modus ermöglicht Taktmultiplikation und -division, Phasenverschiebung und Arbeitszyklusprogrammierung.

Ausgangstakte

• Der IOPLL-IP-Kern kann bis zu neun Taktausgangssignale erzeugen. Die erzeugten Taktausgangssignale takten den Kern oder die externen Blöcke außerhalb des Kerns.
• Sie können das Rücksetzsignal verwenden, um den Ausgangstaktwert auf 0 zurückzusetzen und die PLL-Ausgangstakte zu deaktivieren.
• Jeder Ausgangstakt verfügt über eine Reihe erforderlicher Einstellungen, in denen Sie die gewünschten Werte für Ausgangsfrequenz, Phasenverschiebung und Arbeitszyklus angeben können. Die gewünschten Einstellungen sind die Einstellungen, die Sie in Ihrem Design implementieren möchten.
• Die tatsächlichen Werte für die Frequenz, die Phasenverschiebung und das Tastverhältnis sind die nächsten Einstellungen (beste Annäherung an die gewünschten Einstellungen), die in der PLL-Schaltung implementiert werden können.

Referenztaktumschaltung

Die Referenztakt-Umschaltfunktion ermöglicht es der PLL, zwischen zwei Referenzeingangstakten umzuschalten. Verwenden Sie diese Funktion für Taktredundanz oder für eine Anwendung mit zwei Taktbereichen, wie z. B. in einem System. Das System kann eine redundante Uhr einschalten, wenn die primäre Uhr nicht mehr läuft.
Mit der Referenztakt-Umschaltfunktion können Sie die Frequenz für den zweiten Eingangstakt festlegen und den Modus und die Verzögerung für die Umschaltung auswählen.

Der Baustein Clock Loss Detection and Reference Clock Switchover hat folgende Funktionen:

• Überwacht den Status der Referenzuhr. Wenn der Referenztakt ausfällt, schaltet der Takt automatisch auf eine Ersatztakteingangsquelle um. Die Uhr aktualisiert den Status der Signale clkbad und activeclk, um auf das Ereignis aufmerksam zu machen.
• Schaltet die Referenzuhr zwischen zwei verschiedenen Frequenzen hin und her. Verwenden Sie das extswitch-Signal, um die Schalteraktion manuell zu steuern. Nachdem eine Umschaltung auftritt, kann die PLL vorübergehend die Verriegelung verlieren und den Berechnungsprozess durchlaufen.

Kaskadierung von PLL zu PLL

Wenn Sie PLLs in Ihrem Design kaskadieren, muss die Quell-(Upstream-)PLL eine niedrige Bandbreiteneinstellung haben, während die Ziel-(Downstream-)PLL eine hohe Bandbreiteneinstellung haben muss. Während der Kaskadierung dient der Ausgang der Quell-PLL als Referenztakt (Eingang) der Ziel-PLL. Die Bandbreiteneinstellungen kaskadierter PLLs müssen unterschiedlich sein. Wenn die Bandbreiteneinstellungen der kaskadierten PLLs gleich sind, können die kaskadierten PLLs dies tun ampPhasenrauschen bei bestimmten Frequenzen reduzieren.

Häfen

Tabelle 6. IOPLL-IP-Core-Ports

Parameter	Typ	Zustand	Beschreibung
Refclk	Eingang	Erforderlich	Die Referenztaktquelle, die die E/A-PLL ansteuert.
zuerst	Eingang	Erforderlich	Der asynchrone Reset-Port für die Ausgangstakte. Setzen Sie diesen Port auf High, um alle Ausgangstakte auf den Wert 0 zurückzusetzen. Sie müssen diesen Port mit dem Benutzersteuersignal verbinden.
fbclk	Eingang	Optional	Der externe Feedback-Eingangsport für die E/A-PLL. Der IOPLL-IP-Kern erstellt diesen Port, wenn die E/A-PLL im externen Rückkopplungsmodus oder im Nullverzögerungs-Puffermodus arbeitet. Um die Rückkopplungsschleife zu vervollständigen, muss eine Verbindung auf Platinenebene den fbclk-Port und den externen Taktausgangsport der E/A-PLL verbinden.
fboutclk	Ausgabe	Optional	Der Port, der den fbclk-Port durch die mimischen Schaltkreise speist. Der fboutclk-Port ist nur verfügbar, wenn sich die E/A-PLL im externen Rückkopplungsmodus befindet.
zdbfbclk	bidirektionale	Optional	Der bidirektionale Port, der mit der Mimik-Schaltung verbunden ist. Dieser Port muss mit einem bidirektionalen Pin verbunden sein, der auf dem dedizierten Ausgangspin für positive Rückkopplung der E/A-PLL platziert ist. Der Port zdbfbclk ist nur verfügbar, wenn sich die E/A-PLL im verzögerungsfreien Puffermodus befindet. Um eine Signalreflexion zu vermeiden, wenn Sie den verzögerungsfreien Puffermodus verwenden, platzieren Sie keine Platinenspuren auf dem bidirektionalen I/O-Pin.
gesperrt	Ausgabe	Optional	Der IOPLL-IP-Kern treibt diesen Port hoch, wenn die PLL eine Verriegelung erlangt. Der Port bleibt hoch, solange die IOPLL gesperrt ist. Die E/A-PLL aktiviert den gesperrten Port, wenn die Phasen und Frequenzen des Referenztakts und des Rückkopplungstakts gleich sind
Fortsetzung…

Parameter	Typ	Zustand	Beschreibung
			gleich oder innerhalb der Schließkreistoleranz. Wenn die Differenz zwischen den beiden Taktsignalen die Sperrkreistoleranz überschreitet, verliert die E/A-PLL die Sperre.
refclk1	Eingang	Optional	Zweite Referenztaktquelle, die die E/A-PLL für die Taktumschaltfunktion antreibt.
extswitch	Eingang	Optional	Setzen Sie das Extswitch-Signal auf Low (1'b0) für mindestens 3 Taktzyklen, um die Uhr manuell umzuschalten.
aktivclk	Ausgabe	Optional	Ausgangssignal, um anzuzeigen, welche Referenztaktquelle von I/O PLL verwendet wird.
clkbad	Ausgabe	Optional	Ausgangssignal, das den Status der Referenztaktquelle anzeigt, ist gut oder schlecht.
cascade_out	Ausgabe	Optional	Ausgangssignal, das in die nachgeschaltete E/A-PLL eingespeist wird.
adjpllin	Eingang	Optional	Eingangssignal, das von vorgeschalteter E/A-PLL gespeist wird.
outclk_[]	Ausgabe	Optional	Ausgangstakt von I/O PLL.

Archiv des IOPLL Intel FPGA IP Core-Benutzerhandbuchs

Wenn eine IP-Core-Version nicht aufgeführt ist, gilt das Benutzerhandbuch für die vorherige IP-Core-Version

IP-Core-Version	Benutzerhandbuch
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Benutzerhandbuch
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Benutzerhandbuch
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Benutzerhandbuch
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Benutzerhandbuch

Dokumentüberarbeitungsverlauf für das IOPLL Intel FPGA IP Core User Guide

Dokumentversion	Intel Quartus® Prime-Version	Änderungen
2019.06.24	18.1	Die Beschreibung für dedizierte Takteingänge in der aktualisiert Typische E/A-PLL-Architektur Diagramm.
2019.01.03	18.1	• Aktualisiert die Zugriff auf PLL LVDS_CLK/LOADEN-Ausgangsport Parameter im IOPLL-IP-Core-Parameter – Registerkarte „Einstellungen“. Tisch. • Aktualisierte Beschreibung für den zdbfbclk-Port in der IOPLL-IP-Core-Ports Tisch.
2018.09.28	18.1	• Korrigierte die Beschreibung für extswitch in der IOPLL-IP-Core-Ports Tisch. • Umbenennung der folgenden IP-Kerne gemäß Intel-Rebranding: — Altera IOPLL IP-Core in IOPLL Intel FPGA IP-Core geändert. — Altera PLL Reconfig IP Core geändert in PLL Reconfig Intel FPGA IP Core. — Arria 10 FPLL IP-Core in fPLL Intel Arria 10/Cyclone 10 FPGA IP-Core geändert.

Datum	Version	Änderungen
Juni 2017	2017.06.16	• Unterstützung für Intel Cyclone 10 GX-Geräte hinzugefügt. • Umbenannt in Intel.
Dezember 2016	2016.12.05	Beschreibung des ersten Ports des IP-Cores aktualisiert.
Juni 2016	2016.06.23	• Aktualisierte IP-Core-Parameter – Tabelle der Registerkarte „Einstellungen“. — Beschreibung der Parameter „Manuelles Umschalten“ und „Automatisches Umschalten mit manueller Übersteuerung“ aktualisiert. Das Taktumschaltsteuersignal ist aktiv niedrig. — Beschreibung des Parameters Umschaltverzögerung aktualisiert. • Definierte M- und C-Zähler für den Parameter „DPS-Zählerauswahl“ in der Tabelle „IP-Core-Parameter – Dynamische Neukonfiguration“. • Name des Taktumschaltports im Diagramm Typische I/O-PLL-Architektur von clkswitch in extswitch geändert.
Juni 2016	2016.05.02	Aktualisierte IP-Core-Parameter – Registerkarte „Dynamische Neukonfiguration“.
Juni 2015	2015.05.04	Die Beschreibung für den Parameter „Zugriff auf PLL LVDS_CLK/LOADEN-Ausgangsport aktivieren“ in der Tabelle „IP Core-Parameter – Registerkarte „Einstellungen““ wurde aktualisiert. Link zur Tabelle „Signal Interface Between Altera IOPLL and Altera LVDS SERDES IP Cores“ im Kapitel „I/O and High Speed ​​I/O in Arria 10 Devices“ hinzugefügt.
August 2014	2014.08.18	Erstveröffentlichung.

Dokumente / Ressourcen

Intel UG-01155 IOPLL FPGA-IP-Core [pdf] Benutzerhandbuch UG-01155 IOPLL FPGA-IP-Kern, UG-01155, IOPLL FPGA-IP-Kern, FPGA-IP-Kern

Verweise

• Bedienungsanleitung