intel UG-01155 IOPLL FPGA IP 内核用户指南

范围	法律价值	描述
器件系列	英特尔 Arria 10, 英特尔旋风 10 GX	指定设备系列。
成分	—	指定目标设备。
速度等级	—	指定目标设备的速度等级。
锁相环模式	整数-N 锁相环	指定用于 IOPLL IP 内核的模式。唯一合法的选择是整数 N PLL. 如果需要小数 PLL，则必须使用 fPLL Intel Arria 10/Cyclone 10 FPGA IP 内核。
参考时钟频率	—	以 MHz 为单位指定输入时钟 refclk 的输入频率。默认值为 100.0兆赫. 最小值和最大值取决于所选设备。
启用锁定输出端口	打开或关闭	打开以启用锁定的端口。
启用物理输出时钟参数	打开或关闭	打开以输入物理 PLL 计数器参数，而不是指定所需的输出时钟频率。
操作模式	直接的, 外部反馈, 普通的, 源同步, 零延迟缓冲器，或者低压差分信号	指定 PLL 的操作。默认操作是直接的模式。 • 如果您选择直接的模式下，PLL 最小化反馈路径的长度，以在 PLL 输出端产生尽可能小的抖动。PLL 的内部时钟和外部时钟输出相对于 PLL 时钟输入发生相移。在此模式下，PLL 不补偿任何时钟网络。 • 如果您选择普通的模式下，PLL 补偿时钟输出使用的内部时钟网络的延迟。如果 PLL 还用于驱动外部时钟输出引脚，则输出引脚上的信号会发生相应的相移。 • 如果您选择源同步模式下，从引脚到 I/O 输入寄存器的时钟延迟与从引脚到 I/O 输入寄存器的数据延迟相匹配。 • 如果您选择外部反馈模式，您必须将 fbclk 输入端口连接到输入引脚。板级连接必须同时连接输入引脚和外部时钟输出端口 fboutclk。 fbclk 端口与输入时钟对齐。 • 如果您选择零延迟缓冲器模式下，PLL 必须馈送外部时钟输出引脚并补偿该引脚引入的延迟。在引脚上观察到的信号与输入时钟同步。 PLL 时钟输出连接到 altbidir 端口并将 zdbfbclk 作为输出端口驱动。如果 PLL 还驱动内部时钟网络，则该网络会发生相应的相移。 • 如果您选择低压差分信号模式下，保持内部 SERDES 捕获寄存器中引脚的相同数据和时钟时序关系。该模式补偿 LVDS 时钟网络中的延迟，以及数据引脚和时钟输入引脚与 SERDES 捕获寄存器路径之间的延迟。
时钟数量	1–9	指定 PLL 设计中每个器件所需的输出时钟数。根据所选时钟的数量显示输出频率、相移和占空比的请求设置。
指定 VCO 频率	打开或关闭	允许您将 VCO 频率限制为指定值。这在为 LVDS 外部模式创建 PLL 时很有用，或者如果需要特定的动态相移步长。
*持续…*

范围	法律价值	描述
压控振荡器频率（1）	—	• 什么时候启用物理输出时钟参数打开—显示基于值的 VCO 频率参考时钟频率, 乘数（M 计数器），和分频因子（N 计数器）. • 什么时候启用物理输出时钟参数关闭—允许您为 VCO 频率指定请求的值。默认值为 600.0兆赫.
给时钟全局名称	打开或关闭	允许您重命名输出时钟名称。
时钟名称	—	概要设计约束 (SDC) 的用户时钟名称。
所需频率	—	以 MHz 为单位指定相应输出时钟端口 outclk[] 的输出时钟频率。默认值为 100.0兆赫. 最小值和最大值取决于所使用的设备。 PLL 只读取小数点前六位的数字。
实际频率	—	允许您从可实现频率列表中选择实际输出时钟频率。默认值是最接近所需频率的可实现频率。
相移单元	ps or 度	指定相应输出时钟端口的相移单位， outclk[]，以皮秒 (ps) 或度为单位。
所需相移	—	指定相移的请求值。默认值为 0ps.
实际相移	—	允许您从可实现的相移值列表中选择实际相移。默认值是最接近所需相移的可实现相移。
所需的占空比	0.0–100.0	指定占空比的请求值。默认值为 50.0％.
实际占空比	—	允许您从可实现的占空比值列表中选择实际占空比。默认值是最接近所需占空比的可实现占空比。
乘数（M 计数器） (2)	4–511	指定 M 计数器的乘数。 M 计数器的合法范围是 4-511。但是，对最小合法 PFD 频率和最大合法 VCO 频率的限制将有效 M 计数器范围限制为 4–160。
分频因子（N 计数器） (2)	1–511	指定 N 计数器的分频因子。 N 计数器的合法范围是 1-511。但是，对最低合法 PFD 频率的限制将 N 计数器的有效范围限制在 1–80。
分频因子（C 计数器） (2)	1–511	指定输出时钟（C 计数器）的分频因子。

该参数仅在Enable physical output clock parameters关闭时可用。

该参数仅在Enable physical output clock parameters开启时可用。

IOPLL IP 内核参数——设置选项卡

表 2. IOPLL IP 内核参数——设置选项卡

范围	法律价值	描述
PLL 带宽预设	低的, 中等的，或者高的	指定 PLL 带宽预设设置。默认选择是低的.
PLL 自动复位	打开或关闭	失锁时自动自复位 PLL。
创建第二个输入 clk 'refclk1'	打开或关闭	开启以提供附加到您的 PLL 的备用时钟，该时钟可以与您的原始参考时钟切换。
第二参考时钟频率	—	选择第二个输入时钟信号的频率。默认值为 100.0兆赫. 最小值和最大值取决于所使用的设备。
创建一个“active_clk”信号以指示正在使用的输入时钟	打开或关闭	打开以创建 activeclk 输出。 activeclk 输出指示 PLL 使用的输入时钟。输出信号低表示refclk，输出信号高表示refclk1。
为每个输入时钟创建一个“clkbad”信号	打开或关闭	打开以创建两个 clkbad 输出，一个用于每个输入时钟。输出信号低表示时钟工作，输出信号高表示时钟不工作。
切换模式	自动切换, 手动切换，或者手动切换自动切换	指定设计应用的切换模式。 IP支持三种切换方式： • 如果您选择自动切换模式下，PLL 电路监视选定的参考时钟。如果一个时钟停止，电路会在几个时钟周期后自动切换到备用时钟并更新状态信号 clkbad 和 activeclk。 • 如果您选择手动切换模式下，当控制信号 extswitch 从逻辑高电平变为逻辑低电平并保持低电平至少三个时钟周期时，输入时钟切换到另一个时钟。 extswitch 可以从 FPGA 核心逻辑或输入引脚生成。 • 如果您选择手动切换自动切换模式下，当 extswitch 信号为低电平时，它会覆盖自动切换功能。只要 extswitch 保持低电平，进一步的切换操作就会被阻止。要选择此模式，您的两个时钟源必须正在运行并且两个时钟的频率相差不能超过 20%。如果两个时钟不在同一频率上，但它们的周期差异在 20% 以内，则时钟丢失检测块可以检测到丢失的时钟。 PLL 很可能在 PLL 时钟输入切换后失锁，需要时间再次锁定。
切换延迟	0–7	向切换过程添加特定数量的周期延迟。默认值为 0。
访问 PLL LVDS_CLK/ LOADEN 输出端口	已禁用, 启用 LVDS_CLK/ 加载 0，或者启用 LVDS_CLK/ 加载 0 & 1	选择使能 LVDS_CLK/LOADEN 0 or 启用 LVDS_CLK/ LOADEN 0 & 1 启用 PLL lvds_clk 或 loaden 输出端口。如果 PLL 使用外部 PLL 馈送 LVDS SERDES 块，则启用此参数。当使用带 LVDS 端口的 I/O PLL outclk 端口时，outclk[0..3] 用于 lvds_clk[0,1] 和 loaden[0,1] 端口，outclk4 可用于 coreclk 端口。
启用对 PLL DPA 输出端口的访问	打开或关闭	打开以启用 PLL DPA 输出端口。
*持续…*

范围	法律价值	描述
允许访问 PLL 外部时钟输出端口	打开或关闭	打开以启用 PLL 外部时钟输出端口。
指定哪个 outclk 用作 extclk_out[0] 源	C0 – C8	指定要用作 extclk_out[0] 源的 outclk 端口。
指定哪个 outclk 用作 extclk_out[1] 源	C0 – C8	指定要用作 extclk_out[1] 源的 outclk 端口。

级联选项卡

表 3. IOPLL IP 内核参数——级联选项卡 3

范围	法律价值	描述
创建“级联输出”信号以连接下游 PLL	打开或关闭	打开以创建 cascade_out 端口，这表明此 PLL 是源并与目标（下游）PLL 连接。
指定哪个outclk用作级联源	0–8	指定级联源。
创建 adjpllin 或 cclk 信号以连接上游 PLL	打开或关闭	开启以创建一个输入端口，表明此 PLL 是一个目标并与一个源（上游）PLL 连接。

动态重新配置选项卡

表 4. IOPLL IP 内核参数——动态重配置选项卡

范围	法律价值	描述
启用 PLL 的动态重配置	打开或关闭	打开 enable the dynamic reconfiguration of this PLL（与 PLL Reconfig Intel FPGA IP core 结合使用）。
启用对动态相移端口的访问	打开或关闭	打开使能与 PLL 的动态相移接口。
MIF 生成选项 (3)	产生新MIF File, 将配置添加到现有 MIF File，和创建MIF File IP生成期间	创建一个新的 .mif file 包含 I/O PLL 的当前配置，或将此配置添加到现有的 .mif file. 你可以使用这个 .mif file 在动态重配置期间将 I/O PLL 重配置为其当前设置。
通往新MIF之路 file （4）	—	输入位置和 file 新 .mif 的名称 file 被创建。
现有 MIF 的路径 file （5）	—	输入位置和 file 现有 .mif 的名称 file 你打算添加到。
*持续…*

该参数仅在 Enable dynamic reconfiguration of PLL 开启时可用。

此参数仅在 Generate New MIF 时可用 File 被选为MIF生成
选项。

范围	法律价值	描述
为 MIF 流启用动态相移 (3)	打开或关闭	打开以存储 PLL 重配置的动态相移属性。
DPS 计数器选择 (6)	C0-C8, 全丙, or M	选择计数器进行动态相移。 M 是反馈计数器，C 是后级计数器。
动态相移数 (6)	1–7	选择相移增量的数量。单个相移增量的大小等于 VCO 周期的 1/8。默认值为 1.
动态相移方向 (6)	积极的 or 消极的	确定要存储到 PLL MIF 中的动态相移方向。

此参数仅在 Add Configuration to Existing MIF 时可用 File 被选为 MIF 生成选项

IOPLL IP 内核参数——高级参数选项卡

表 5. IOPLL IP 内核参数——高级参数选项卡

范围	法律价值	描述
高级参数	—	显示将根据您的输入实施的物理 PLL 设置表。

功能描述

I/O PLL 是一种频率控制系统，它通过将自身与输入时钟同步来生成输出时钟。 PLL比较输入信号和卷的输出信号之间的相位差tag电控振荡器 (VCO)，然后执行相位同步以在输入或参考信号的频率上保持恒定的相位角（锁定）。系统的同步或负反馈回路迫使 PLL 锁相。
您可以将 PLL 配置为倍频器、分频器、解调器、跟踪发生器或时钟恢复电路。您可以使用 PLL 生成稳定的频率，从嘈杂的通信通道中恢复信号，或在整个设计中分配时钟信号。

PLL 的构建块

I/O PLL 的主要模块是鉴频鉴相器 (PFD)、电荷泵、环路滤波器、VCO 和计数器，例如反馈计数器 (M)、预缩放计数器 (N) 和后缩放计数器秤计数器 (C)。 PLL 架构取决于您在设计中使用的器件。

此参数仅在 Enable Dynamic Phase Shift for MIF Streaming 开启时可用。

典型的 I/O PLL 架构

以下术语通常用于描述 PLL 的行为：
PLL 锁定时间——也称为 PLL 采集时间。 PLL 锁定时间是 PLL 在上电后、编程输出频率更改后或 PLL 复位后达到目标频率和相位关系的时间。注意：仿真软件不会模拟真实的 PLL 锁定时间。模拟显示了不切实际的快速锁定时间。有关实际锁定时间规范，请参阅器件数据表。
PLL 分辨率——PLL VCO 的最小频率增量值。 M 和 N 计数器中的位数决定了 PLL 分辨率值。
锁相环ample rate—FREF samp在 PLL 中执行相位和频率校正所需的 ling 频率。 PLL 的ample 速率为 fREF /N。

PLL锁定

PLL 锁定取决于相位频率检测器中的两个输入信号。锁定信号是 PLL 的异步输出。门控锁定信号所需的周期数取决于为门控锁定电路提供时钟的 PLL 输入时钟。将 PLL 的最大锁定时间除以 PLL 输入时钟的周期，以计算门控锁定信号所需的时钟周期数。

操作模式

IOPLL IP 内核支持六种不同的时钟反馈模式。每种模式都允许时钟倍频和分频、相移和占空比编程。

输出时钟

IOPLL IP 内核可以生成多达九个时钟输出信号。生成的时钟输出信号为内核或内核外部的外部模块提供时钟。
您可以使用复位信号将输出时钟值复位为 0 并禁用 PLL 输出时钟。
每个输出时钟都有一组请求的设置，您可以在其中指定输出频率、相移和占空比的所需值。所需设置是您要在设计中实现的设置。

频率、相移和占空比的实际值是可在 PLL 电路中实现的最接近设置（所需设置的最佳近似值）。

参考时钟切换

参考时钟切换功能允许 PLL 在两个参考输入时钟之间切换。将此功能用于时钟冗余，或双时钟域应用程序，例如在系统中。如果主时钟停止运行，系统可以打开冗余时钟。
使用参考时钟切换功能，您可以指定第二个输入时钟的频率，并选择切换的模式和延迟。

时钟丢失检测和参考时钟切换块具有以下功能：

监控参考时钟状态。如果参考时钟出现故障，时钟会自动切换到备用时钟输入源。时钟更新 clkbad 和 activeclk 信号的状态以提醒事件。
在两个不同频率之间来回切换参考时钟。使用 extswitch 信号手动控制开关动作。发生切换后，PLL可能会暂时失锁，进入清算过程。

PLL 到 PLL 级联

如果您在设计中级联 PLL，则源（上游）PLL 必须具有低带宽设置，而目标（下游）PLL 必须具有高带宽设置。在级联期间，源 PLL 的输出用作目标 PLL 的参考时钟（输入）。级联 PLL 的带宽设置必须不同。如果级联 PLL 的带宽设置相同，则级联 PLL 可能 amp降低某些频率的相位噪声。adjpllin 输入时钟源用于可分段小数 PLL 之间的相互级联。

端口

表 6. IOPLL IP 内核端口

范围	类型	健康）状况	描述
参考时钟	输入	必需的	驱动 I/O PLL 的参考时钟源。
第一	输入	必需的	输出时钟的异步复位端口。将此端口驱动为高电平以将所有输出时钟重置为 0 值。您必须将此端口连接到用户控制信号。
时钟脉冲	输入	选修的	I/O PLL 的外部反馈输入端口。当 I/O PLL 在外部反馈模式或零延迟缓冲模式下运行时，IOPLL IP 内核创建该端口。要完成反馈回路，板级连接必须连接 fbclk 端口和 I/O PLL 的外部时钟输出端口。
时钟脉冲	输出	选修的	通过模拟电路为 fbclk 端口供电的端口。只有当 I/O PLL 处于外部反馈模式时，fboutclk 端口才可用。
数据库时钟	双向	选修的	连接到模拟电路的双向端口。该端口必须连接到位于 I/O PLL 的正反馈专用输出引脚上的双向引脚。仅当 I/O PLL 处于零延迟缓冲模式时，zdbfbclk 端口才可用。为避免在使用零延迟缓冲模式时发生信号反射，请勿将电路板走线放置在双向 I/O 引脚上。
锁定	输出	选修的	当 PLL 获取锁定时，IOPLL IP 内核将此端口驱动为高电平。只要 IOPLL 被锁定，端口就会保持高电平。当参考时钟和反馈时钟的相位和频率是
*持续…*

范围	类型	健康）状况	描述
			相同或在锁定电路公差范围内。当两个时钟信号之间的差异超过锁定电路容差时，I/O PLL 将失锁。
参考时钟1	输入	选修的	为时钟切换功能驱动 I/O PLL 的第二个参考时钟源。
外部开关	输入	选修的	将 extswitch 信号置为低电平 (1'b0) 至少 3 个时钟周期以手动切换时钟。
主动时钟	输出	选修的	指示 I/O PLL 使用哪个参考时钟源的输出信号。
时钟坏	输出	选修的	指示参考时钟源状态好坏的输出信号。
级联输出	输出	选修的	馈入下游 I/O PLL 的输出信号。
调节素	输入	选修的	从上游 I/O PLL 馈送的输入信号。
输出时钟_[]	输出	选修的	来自 I/O PLL 的输出时钟。

IOPLL 英特尔 FPGA IP 核用户指南档案

如果未列出 IP 核版本，则适用先前 IP 核版本的用户指南

IP核版本	用户指南
17.0	Altera I/O 锁相环 (Altera IOPLL) IP 内核用户指南
16.1	Altera I/O 锁相环 (Altera IOPLL) IP 内核用户指南
16.0	Altera I/O 锁相环 (Altera IOPLL) IP 内核用户指南
15.0	Altera I/O 锁相环 (Altera IOPLL) IP 内核用户指南

IOPLL Intel FPGA IP Core 用户指南的文档修订历史

文档版本	英特尔 Quartus® 黄金版	更改
2019.06.24	18.1	更新了专用时钟输入的描述典型的 I/O PLL 架构图表。
2019.01.03	18.1	• 更新了访问 PLL LVDS_CLK/LOADEN 输出端口参数 IOPLL IP 内核参数——设置选项卡桌子。 • 更新了 zdbfbclk 端口的描述 IOPLL IP 内核端口桌子。
2018.09.28	18.1	• 更正了 extswitch 中的描述 IOPLL IP 内核端口桌子。 • 根据英特尔更名重命名以下 IP 内核： — 将 Altera IOPLL IP 内核更改为 IOPLL Intel FPGA IP 内核。 — 将 Altera PLL Reconfig IP 内核更改为 PLL Reconfig Intel FPGA IP 内核。 — 将 Arria 10 FPLL IP 内核更改为 fPLL Intel Arria 10/Cyclone 10 FPGA IP 内核。

日期	版本	更改
2017 年 XNUMX 月	2017.06.16	• 添加了对Intel Cyclone 10 GX 设备的支持。 • 更名为英特尔。
2016 年 XNUMX 月	2016.12.05	更新了IP核第一个端口的描述。
2016 年 XNUMX 月	2016.06.23	• 更新了IP 核参数——设置选项卡表。 — 更新了手动切换和自动切换与手动覆盖参数的描述。时钟切换控制信号低电平有效。 — 更新了 Switchover Delay 参数的说明。 • 为IP Core Parameters – Dynamic Reconfiguration Tab 表中的DPS Counter Selection 参数定义了M 和C 计数器。 • 将典型I/O PLL 架构图中的时钟切换端口名称从clkswitch 更改为extswitch。
2016 年 XNUMX 月	2016.05.02	更新了 IP 核参数——动态重配置选项卡表。
2015 年 XNUMX 月	2015.05.04	更新了 IP Core Parameters – Settings 选项卡表中对 Enable access to PLL LVDS_CLK/LOADEN output port 参数的描述。在 I/O and High Speed I/O in Arria 10 Devices 章节中添加了指向 Altera IOPLL 和 Altera LVDS SERDES IP 内核之间的信号接口表的链接。
2014 年 XNUMX 月	2014.08.18	初始版本。

文件/资源

intel UG-01155 IOPLL FPGA IP核 [pdf] 用户指南
UG-01155 IOPLL FPGA IP核, UG-01155, IOPLL FPGA IP核, FPGA IP核

参考

用户手册

intel UG-01155 IOPLL FPGA IP核

IOPLL 英特尔® FPGA IP 核用户指南