Intel UG-01155 IOPLL FPGA IP Core

Actualizado para Intel® Quartus® Prime Design Suite: 18.1

IOPLL Intel® FPGA IP Core Guía de usuario

O núcleo IP IOPLL Intel® FPGA permítelle configurar a configuración de Intel Arria® 10 e Intel Cyclone® 10 GX I/O PLL.

O núcleo IP IOPLL admite as seguintes funcións:

• Admite seis modos de retroalimentación de reloxo diferentes: directo, retroalimentación externa, normal, fonte síncrona, búfer de retardo cero e modo LVDS.
• Xera ata nove sinais de saída de reloxo para os dispositivos Intel Arria 10 e Intel CycloneM 10 GX.
• Cambia entre dous reloxos de entrada de referencia.
• Admite entrada PLL adxacente (adjpllin) para conectarse cun PLL ascendente en modo cascada PLL.
• Xera a inicialización da memoria File (.mif) e permite a reconfiguración dinámica de PLL.
• Admite o cambio de fase dinámico PLL.

Información relacionada

• Introdución aos núcleos IP Intel FPGA
  Ofrece máis información sobre os núcleos Intel FPGA IP e o editor de parámetros.
• Modos de operación na páxina 9
• Reloxos de saída na páxina 10
• Consulte Cambio de reloxo na páxina 10
• Cascada de PLL a PLL na páxina 11
• IOPLL Arquivos da guía de usuario de Intel FPGA IP Core na páxina 12

Ofrece unha lista de guías de usuario para versións anteriores do núcleo IP IOPLL Intel FPGA.

Apoio á familia do dispositivo

O núcleo IP IOPLL só admite as familias de dispositivos Intel Arria 10 e Intel Cyclone 10 GX.

Parámetros básicos de IP IOPLL

O editor de parámetros básicos IP IOPLL aparece na categoría PLL do Catálogo IP.

Parámetro	Valor legal	Descrición
Familia de dispositivos	Intel Arria 10, Intel Ciclón 10 GX	Especifica a familia de dispositivos.
Compoñente	—	Especifica o dispositivo de destino.
Grao de velocidade	—	Especifica o grao de velocidade para o dispositivo de destino.
Modo PLL	Número enteiro-N PLL	Especifica o modo utilizado para o núcleo IP IOPLL. A única selección legal é PLL enteiro-N. Se necesitas un PLL fraccionado, debes usar o núcleo IP FPGA Intel Arria 10/Cyclone 10 fPLL.
Frecuencia de reloxo de referencia	—	Especifica a frecuencia de entrada para o reloxo de entrada, refclk, en MHz. O valor predeterminado é 100.0 MHz. O valor mínimo e máximo depende do dispositivo seleccionado.
Activar o porto de saída bloqueado	Activar ou desactivar	Activa para activar o porto bloqueado.
Activa os parámetros do reloxo de saída física	Activar ou desactivar	Active para introducir os parámetros físicos do contador PLL en lugar de especificar a frecuencia de reloxo de saída desexada.
Modo de operación	directo, retroalimentación externa, normal, fonte sincrónica, búfer de retardo cero, ou lvds	Especifica o funcionamento do PLL. A operación predeterminada é directo modo. • Se selecciona o directo modo, o PLL minimiza a lonxitude do camiño de retroalimentación para producir a menor fluctuación posible na saída do PLL. As saídas do reloxo interno e externo do PLL desfásanse con respecto á entrada do reloxo do PLL. Neste modo, o PLL non compensa ningunha rede de reloxo. • Se selecciona o normal modo, o PLL compensa o atraso da rede de reloxo interna utilizada pola saída do reloxo. Se o PLL tamén se usa para controlar un pin de saída de reloxo externo, prodúcese un cambio de fase correspondente do sinal no pin de saída. • Se selecciona o fonte sincrónica modo, o retardo do reloxo do pin ao rexistro de entrada de E/S coincide co retardo de datos do pin ao rexistro de entrada de E/S. • Se selecciona o retroalimentación externa modo, debes conectar o porto de entrada fbclk a un pin de entrada. Unha conexión a nivel de placa debe conectar tanto o pin de entrada como o porto de saída do reloxo externo, fboutclk. O porto fbclk está aliñado co reloxo de entrada. • Se selecciona o búfer de retardo cero modo, o PLL debe alimentar un pin de saída de reloxo externo e compensar o atraso introducido por ese pin. O sinal observado no pin está sincronizado co reloxo de entrada. A saída do reloxo PLL conéctase ao porto altbidir e dirixe zdbfbclk como porto de saída. Se o PLL tamén dirixe a rede de reloxo interno, prodúcese un cambio de fase correspondente desa rede. • Se selecciona o lvds modo, mantense a mesma relación de datos e tempo de reloxo dos pinos no rexistro interno de captura SERDES. O modo compensa os atrasos na rede de reloxo LVDS e entre o pin de datos e o pin de entrada do reloxo ás rutas do rexistro de captura SERDES.
Número de reloxos	1–9	Especifica o número de reloxos de saída necesarios para cada dispositivo no deseño PLL. Os axustes solicitados para a frecuencia de saída, o cambio de fase e o ciclo de traballo móstranse en función do número de reloxos seleccionados.
Especifique a frecuencia VCO	Activar ou desactivar	Permite restrinxir a frecuencia VCO ao valor especificado. Isto é útil cando se crea un PLL para o modo externo LVDS ou se se desexa un tamaño de paso de cambio de fase dinámico específico.
continuou…

Parámetro	Valor legal	Descrición
Frecuencia VCO (1)	—	• Cando Activa os parámetros do reloxo de saída física está activado: mostra a frecuencia VCO en función dos valores para Frecuencia de reloxo de referencia, Factor de multiplicación (contador M), e Factor de división (contador N). • Cando Activa os parámetros do reloxo de saída física está desactivado— permítelle especificar o valor solicitado para a frecuencia VCO. O valor predeterminado é 600.0 MHz.
Dá un nome global ao reloxo	Activar ou desactivar	Permítelle cambiar o nome do reloxo de saída.
Nome do reloxo	—	O nome do reloxo do usuario para Synopsis Design Constraints (SDC).
Frecuencia desexada	—	Especifica a frecuencia de reloxo de saída do porto de reloxo de saída correspondente, outclk[], en MHz. O valor predeterminado é 100.0 MHz. Os valores mínimos e máximos dependen do dispositivo utilizado. O PLL só le os números dos seis primeiros decimais.
Frecuencia real	—	Permítelle seleccionar a frecuencia de reloxo de saída real dunha lista de frecuencias alcanzables. O valor predeterminado é a frecuencia alcanzable máis próxima á frecuencia desexada.
Unidades de cambio de fase	ps or graos	Especifica a unidade de cambio de fase para o porto de reloxo de saída correspondente, outclk[], en picosegundos (ps) ou graos.
Cambio de fase desexado	—	Especifica o valor solicitado para o cambio de fase. O valor predeterminado é 0 ps.
Cambio de fase real	—	Permítelle seleccionar o cambio de fase real dunha lista de valores de cambio de fase alcanzables. O valor predeterminado é o cambio de fase máis próximo posible ao cambio de fase desexado.
Ciclo de traballo desexado	0.0–100.0	Especifica o valor solicitado para o ciclo de traballo. O valor predeterminado é 50.0 %.
Ciclo de traballo real	—	Permítelle seleccionar o ciclo de traballo real dunha lista de valores de ciclo de traballo alcanzables. O valor predeterminado é o ciclo de traballo máis próximo posible ao ciclo de traballo desexado.
Factor de multiplicación (contador M) (2)	4–511	Especifica o factor de multiplicación do contador M. O rango legal do contador M é 4–511. Non obstante, as restricións sobre a frecuencia mínima legal de PFD e a frecuencia máxima legal de VCO restrinxen o rango efectivo do contador M entre 4 e 160.
Factor de división (contador N) (2)	1–511	Especifica o factor de división do contador N. O rango legal do contador N é 1–511. Non obstante, as restricións sobre a frecuencia mínima legal de PFD restrinxen o rango efectivo do contador N a 1–80.
Factor de división (contador C) (2)	1–511	Especifica o factor de división para o reloxo de saída (contador C).

1. Este parámetro só está dispoñible cando Activar parámetros de reloxo de saída física está desactivado.
2. Este parámetro só está dispoñible cando Activar parámetros de reloxo de saída física está activado.

Parámetros básicos IP de IOPLL: pestana Configuración

Táboa 2. Parámetros básicos de IP IOPLL - Ficha Configuración

Parámetro	Valor legal	Descrición
Predefinido de ancho de banda PLL	Baixo, Medio, ou Alto	Especifica a configuración predefinida do ancho de banda PLL. A selección predeterminada é Baixo.
Reinicio automático de PLL	Activar ou desactivar	Reinicia automaticamente o PLL ao perder o bloqueo.
Crear unha segunda entrada clk 'refclk1'	Activar ou desactivar	Activa para proporcionar un reloxo de copia de seguridade anexo ao teu PLL que pode cambiar co teu reloxo de referencia orixinal.
Segunda frecuencia de reloxo de referencia	—	Selecciona a frecuencia do segundo sinal de reloxo de entrada. O valor predeterminado é 100.0 MHz. O valor mínimo e máximo depende do dispositivo utilizado.
Crea un sinal "active_clk" para indicar o reloxo de entrada en uso	Activar ou desactivar	Active para crear a saída activeclk. A saída activeclk indica o reloxo de entrada que está en uso polo PLL. O sinal de saída baixo indica refclk e o sinal de saída alto indica refclk1.
Crea un sinal "clkbad" para cada un dos reloxos de entrada	Activar ou desactivar	Active para crear dúas saídas clkbad, unha para cada reloxo de entrada. O sinal de saída baixo indica que o reloxo está funcionando e o sinal de saída alto indica que o reloxo non funciona.
Modo de cambio	Cambio automático, Cambio manual, ou Cambio automático con anulación manual	Especifica o modo de conmutación para a aplicación de deseño. O IP admite tres modos de conmutación: • Se selecciona o Cambio automático modo, o circuíto PLL supervisa o reloxo de referencia seleccionado. Se se detén un reloxo, o circuíto cambia automaticamente ao reloxo de reserva nuns poucos ciclos de reloxo e actualiza os sinais de estado, clkbad e activeclk. • Se selecciona o Cambio manual modo, cando o sinal de control, extswitch, cambia de alta lóxica a baixa lóxica e permanece baixo polo menos tres ciclos de reloxo, o reloxo de entrada cambia ao outro reloxo. O interruptor externo pódese xerar desde a lóxica do núcleo FPGA ou o pin de entrada. • Se selecciona Cambio automático con anulación manual modo, cando o sinal do interruptor externo é baixo, anula a función de interruptor automático. Mentres o interruptor ext permanece baixo, bloquearase a acción de cambio adicional. Para seleccionar este modo, as dúas fontes de reloxo deben estar funcionando e a frecuencia dos dous reloxos non pode diferir máis dun 20 %. Se os dous reloxos non están na mesma frecuencia, pero a súa diferenza de período está dentro do 20%, o bloque de detección de perda de reloxo pode detectar o reloxo perdido. O PLL probablemente se desbloquee despois da conmutación da entrada do reloxo PLL e necesite tempo para bloquearse de novo.
Retraso de cambio	0–7	Engade unha cantidade específica de atraso de ciclo ao proceso de conmutación. O valor predeterminado é 0.
Acceso ao porto de saída PLL LVDS_CLK/LOADEN	Desactivado, Activar LVDS_CLK/ CARGA 0, ou Activar LVDS_CLK/ CARGA 0 & 1	Seleccione Activar LVDS_CLK/LOADEN 0 or Activa LVDS_CLK/ LOADEN 0 e 1 para activar o porto de saída PLL lvds_clk ou loaden. Activa este parámetro no caso de que o PLL alimente un bloque LVDS SERDES con PLL externo. Cando se usan os portos outclk de E/S PLL con portos LVDS, outclk[0..3] úsase para os portos lvds_clk[0,1] e loaden[0,1], outclk4 pódese usar para os portos coreclk.
Activa o acceso ao porto de saída PLL DPA	Activar ou desactivar	Active para activar o porto de saída PLL DPA.
continuou…

Parámetro	Valor legal	Descrición
Activa o acceso ao porto de saída do reloxo externo PLL	Activar ou desactivar	Active para activar o porto de saída do reloxo externo PLL.
Especifica que outclk se usará como fonte extclk_out[0].	C0 – C8	Especifica o porto de outclk que se utilizará como fonte extclk_out[0].
Especifica que outclk se usará como fonte extclk_out[1].	C0 – C8	Especifica o porto de outclk que se utilizará como fonte extclk_out[1].

Ficha en cascada

Táboa 3. Parámetros do núcleo IP de IOPLL - Tab3 en cascada

Parámetro	Valor legal	Descrición
Cree un sinal de saída en cascada para conectarse cun PLL posterior	Activar ou desactivar	Activa para crear o porto cascade_out, que indica que este PLL é unha fonte e se conecta cun PLL de destino (abaixo).
Especifica que outclk se usará como fonte en cascada	0–8	Especifica a fonte en cascada.
Cree un sinal adjpllin ou cclk para conectarse cun PLL ascendente	Activar ou desactivar	Activar para crear un porto de entrada, o que indica que este PLL é un destino e se conecta cun PLL fonte (ascendente).

Ficha Reconfiguración dinámica

Táboa 4. Parámetros básicos de IP IOPLL - Ficha de reconfiguración dinámica

Parámetro	Valor legal	Descrición
Activar a reconfiguración dinámica de PLL	Activar ou desactivar	Active a habilitación da reconfiguración dinámica deste PLL (xunto co núcleo IP Intel FPGA de reconfiguración PLL).
Activa o acceso aos portos de cambio de fase dinámicos	Activar ou desactivar	Active a interface de cambio de fase dinámico co PLL.
Opción de xeración de MIF (3)	Xerar Novo FOMIN File, Engadir configuración ao MIF existente File, e Crear FOMIN File durante a xeración de IP	Ou crea un novo .mif file que conteña a configuración actual do PLL de E/S ou engada esta configuración a un .mif existente file. Podes usar este .mif file durante a reconfiguración dinámica para reconfigurar o PLL de E/S á súa configuración actual.
Camiño ao novo FOMIN file (4)	—	Introduza a localización e file nome do novo .mif file para ser creado.
Camiño ao FOMIN existente file (5)	—	Introduza a localización e file nome do .mif existente file que pretendes engadir.
continuou…

1. Este parámetro só está dispoñible cando Activar reconfiguración dinámica de PLL está activado.
2. Este parámetro só está dispoñible cando Xerar novo MIF File se selecciona como Xeración MIF
   Opción.

   Parámetro	Valor legal	Descrición
   Activa o cambio de fase dinámico para a emisión en tempo real de MIF (3)	Activar ou desactivar	Activar para almacenar propiedades dinámicas de cambio de fase para a reconfiguración de PLL.
   Selección de contador DPS (6)	C0-C8, Todo C, or M	Selecciona o contador para sufrir un cambio de fase dinámico. M é o contador de retroalimentación e C son os contadores posteriores a escala.
   Número de cambios de fase dinámicos (6)	1–7	Selecciona o número de incrementos de cambio de fase. O tamaño dun incremento de cambio de fase único é igual a 1/8 do período VCO. O valor predeterminado é 1.
   Dirección dinámica de cambio de fase (6)	Positivo or Negativo	Determina a dirección dinámica do cambio de fase para almacenar no MIF PLL.

3. Este parámetro só está dispoñible cando Engadir configuración ao MIF existente File se selecciona como opción de xeración de MIF

Parámetros básicos IP de IOPLL: pestana Parámetros avanzados

Táboa 5. Parámetros básicos de IP IOPLL - Pestana Parámetros avanzados

Parámetro	Valor legal	Descrición
Parámetros avanzados	—	Mostra unha táboa de configuración física de PLL que se implementará en función da túa entrada.

Descrición funcional

• Un PLL de E/S é un sistema de control de frecuencia que xera un reloxo de saída sincronizándose cun reloxo de entrada. O PLL compara a diferenza de fase entre o sinal de entrada e o sinal de saída dun voltagoscilador controlado por e (VCO) e despois realiza a sincronización de fase para manter un ángulo de fase constante (bloqueo) na frecuencia do sinal de entrada ou de referencia. A sincronización ou o bucle de retroalimentación negativa do sistema obriga a que o PLL se bloquee en fase.
• Pode configurar os PLL como multiplicadores de frecuencia, divisores, demoduladores, xeradores de seguimento ou circuítos de recuperación de reloxo. Podes usar PLL para xerar frecuencias estables, recuperar sinais dunha canle de comunicación ruidosa ou distribuír sinais de reloxo ao longo do teu deseño.

Bloques de construción dun PLL

Os principais bloques do PLL de E/S son o detector de frecuencia de fase (PFD), a bomba de carga, o filtro de bucle, o VCO e contadores, como un contador de realimentación (M), un contador de preescala (N) e os contadores de posescala (C). A arquitectura PLL depende do dispositivo que utilices no teu deseño.

Este parámetro só está dispoñible cando se activa Habilitar cambio de fase dinámico para a transmisión MIF.

Arquitectura típica de PLL de E/S

• Os seguintes termos úsanse habitualmente para describir o comportamento dun PLL:
  Tempo de bloqueo PLL: tamén coñecido como tempo de adquisición de PLL. O tempo de bloqueo do PLL é o tempo para que o PLL alcance a relación de frecuencia e fase obxectivo despois do encendido, despois dun cambio de frecuencia de saída programado ou despois dun reinicio do PLL. Nota: o software de simulación non modela un tempo de bloqueo PLL realista. A simulación mostra un tempo de bloqueo pouco realista. Para a especificación do tempo de bloqueo real, consulte a folla de datos do dispositivo.
• Resolución PLL: o valor mínimo de incremento de frecuencia dun VCO PLL. O número de bits nos contadores M e N determina o valor de resolución PLL.
• PLL sample rate—o FREF sampfrecuencia necesaria para realizar a corrección de fase e frecuencia no PLL. O PLL sampa taxa é fREF /N.

Bloqueo PLL

O bloqueo PLL depende dos dous sinais de entrada no detector de frecuencia de fase. O sinal de bloqueo é unha saída asíncrona dos PLL. O número de ciclos necesarios para activar o sinal de bloqueo depende do reloxo de entrada PLL que marca o circuíto de bloqueo. Divida o tempo máximo de bloqueo do PLL polo período do reloxo de entrada do PLL para calcular o número de ciclos de reloxo necesarios para activar o sinal de bloqueo.

Modos de operación

O núcleo IP IOPLL admite seis modos de retroalimentación de reloxo diferentes. Cada modo permite a multiplicación e división do reloxo, o cambio de fase e a programación do ciclo de traballo.

Reloxos de saída

• O núcleo IP IOPLL pode xerar ata nove sinais de saída de reloxo. Os sinais de saída do reloxo xerados marcan o núcleo ou os bloques externos fóra do núcleo.
• Podes usar o sinal de reinicio para restablecer o valor do reloxo de saída a 0 e desactivar os reloxos de saída PLL.
• Cada reloxo de saída ten un conxunto de axustes solicitados onde podes especificar os valores desexados para a frecuencia de saída, o cambio de fase e o ciclo de traballo. Os axustes desexados son os que queres implementar no teu deseño.
• Os valores reais para a frecuencia, o cambio de fase e o ciclo de traballo son os axustes máis próximos (a mellor aproximación dos axustes desexados) que se poden implementar no circuíto PLL.

Cambio de reloxo de referencia

A función de cambio de reloxo de referencia permite que o PLL cambie entre dous reloxos de entrada de referencia. Use esta función para a redundancia do reloxo ou para unha aplicación de dominio de reloxo dual, como nun sistema. O sistema pode activar un reloxo redundante se o reloxo principal deixa de funcionar.
Usando a función de conmutación de reloxo de referencia, pode especificar a frecuencia para o segundo reloxo de entrada e seleccionar o modo e o retardo para a conmutación.

O bloque de detección de perdas de reloxo e cambio de reloxo de referencia ten as seguintes funcións:

• Monitoriza o estado do reloxo de referencia. Se o reloxo de referencia falla, o reloxo cambia automaticamente a unha fonte de entrada de reloxo de reserva. O reloxo actualiza o estado dos sinais clkbad e activeclk para alertar do evento.
• Cambia o reloxo de referencia entre dúas frecuencias diferentes. Use o sinal do interruptor ext para controlar manualmente a acción do interruptor. Despois de que se produza un cambio, o PLL pode perder o bloqueo temporalmente e pasar polo proceso de cálculo.

Cascada de PLL a PLL

Se colocas PLL en cascada no teu deseño, o PLL de orixe (ascendente) debe ter unha configuración de ancho de banda baixo, mentres que o PLL de destino (abaixo) debe ter unha configuración de ancho de banda alto. Durante a cascada, a saída do PLL fonte serve como o reloxo de referencia (entrada) do PLL de destino. A configuración de ancho de banda dos PLL en cascada debe ser diferente. Se a configuración do ancho de banda dos PLL en cascada é a mesma, é posible que os PLL en cascada amplify o ruído de fase en certas frecuencias.A fonte de reloxo de entrada adjpllin úsase para inter-cascada entre PLLs fraccionables fracturables.

Portos

Táboa 6. Portos do núcleo IP IOPLL

Parámetro	Tipo	Condición	Descrición
refclk	Entrada	Obrigatorio	A fonte de reloxo de referencia que dirixe o PLL de E/S.
primeiro	Entrada	Obrigatorio	O porto de reinicio asíncrono para os reloxos de saída. Dirixe este porto alto para restablecer todos os reloxos de saída ao valor de 0. Debes conectar este porto ao sinal de control do usuario.
fbclk	Entrada	Opcional	O porto de entrada de retroalimentación externa para o PLL de E/S. O núcleo IP IOPLL crea este porto cando o PLL de E/S está a funcionar en modo de realimentación externa ou en modo de búfer de retardo cero. Para completar o bucle de retroalimentación, unha conexión a nivel de placa debe conectar o porto fbclk e o porto de saída de reloxo externo do PLL de E/S.
fboutclk	Saída	Opcional	O porto que alimenta o porto fbclk a través do circuíto de imitación. O porto fboutclk só está dispoñible se o PLL de E/S está en modo de retroalimentación externa.
zdbfbclk	Bidireccional	Opcional	O porto bidireccional que se conecta ao circuíto mímico. Este porto debe conectarse a un pin bidireccional que se coloca no pin de saída dedicado de retroalimentación positiva do PLL de E/S. O porto zdbfbclk só está dispoñible se o PLL de E/S está no modo de búfer de retardo cero. Para evitar a reflexión do sinal ao usar o modo de búfer de retardo cero, non coloque trazos da placa no pin de E/S bidireccional.
pechado	Saída	Opcional	O núcleo IP IOPLL aumenta este porto cando o PLL adquire o bloqueo. O porto permanece alto mentres o IOPLL estea bloqueado. O PLL de E/S afirma o porto bloqueado cando as fases e frecuencias do reloxo de referencia e do reloxo de realimentación son as
continuou…

Parámetro	Tipo	Condición	Descrición
			igual ou dentro da tolerancia do circuíto de bloqueo. Cando a diferenza entre os dous sinais de reloxo supera a tolerancia do circuíto de bloqueo, o PLL de E/S perde o bloqueo.
refclk 1	Entrada	Opcional	Segunda fonte de reloxo de referencia que impulsa o PLL de E/S para a función de conmutación de reloxo.
interruptor de extensión	Entrada	Opcional	Asegure o sinal do interruptor externo baixo (1'b0) durante polo menos 3 ciclos de reloxo para cambiar o reloxo manualmente.
activeclk	Saída	Opcional	Sinal de saída para indicar que fonte de reloxo de referencia está empregada polo PLL de E/S.
clkbad	Saída	Opcional	Sinal de saída que indica que o estado da fonte do reloxo de referencia é bo ou malo.
cascade_out	Saída	Opcional	Sinal de saída que se alimenta ao PLL de E/S abaixo.
adxpllín	Entrada	Opcional	Sinal de entrada que se alimenta do PLL de E/S ascendente.
outclk_[]	Saída	Opcional	Reloxo de saída desde I/O PLL.

Arquivos da guía de usuario IOPLL Intel FPGA IP Core

Se non aparece unha versión do núcleo de IP, aplicarase a guía de usuario da versión principal de IP anterior

Versión IP Core	Guía de usuario
17.0	Guía de usuario de IP Core de Altera I/O Phase-Locked Loop (Altera IOPLL).
16.1	Guía de usuario de IP Core de Altera I/O Phase-Locked Loop (Altera IOPLL).
16.0	Guía de usuario de IP Core de Altera I/O Phase-Locked Loop (Altera IOPLL).
15.0	Guía de usuario de IP Core de Altera I/O Phase-Locked Loop (Altera IOPLL).

Historial de revisións de documentos para a guía de usuario IOPLL Intel FPGA IP Core

Versión do documento	Intel Quartus® Versión Prime	Cambios
2019.06.24	18.1	Actualizouse a descrición das entradas de reloxo dedicadas no ficheiro Arquitectura típica de PLL de E/S diagrama.
2019.01.03	18.1	• Actualizouse o Acceso ao porto de saída PLL LVDS_CLK/LOADEN parámetro no Parámetros básicos IP de IOPLL: pestana Configuración táboa. • Actualizouse a descrición do porto zdbfbclk no ficheiro Portos IP Core IOPLL táboa.
2018.09.28	18.1	• Corrixiuse a descrición para extswitch no Portos IP Core IOPLL táboa. • Cambiou o nome dos seguintes núcleos IP segundo o cambio de marca de Intel: — Cambiou o núcleo IP Altera IOPLL a un núcleo IP IOPLL Intel FPGA. — Cambiou o núcleo IP de reconfiguración de Altera PLL a un núcleo IP de Intel FPGA de reconfiguración de PLL. — Cambiou o núcleo IP Arria 10 FPLL a un núcleo IP fPLL Intel Arria 10/Cyclone 10 FPGA.

Data	Versión	Cambios
Xuño 2017	2017.06.16	• Engadido soporte para dispositivos Intel Cyclone 10 GX. • Rebautizado como Intel.
Decembro 2016	2016.12.05	Actualizouse a descrición do primeiro porto do núcleo IP.
Xuño 2016	2016.06.23	• Parámetros básicos de IP actualizados: táboa da pestana Configuración. — Actualizouse a descrición para o cambio manual e o cambio automático con parámetros de anulación manual. O sinal de control de cambio de reloxo está activo baixo. — Actualizouse a descrición do parámetro Retraso de conmutación. • Contadores M e C definidos para o parámetro de selección de contador DPS na táboa Parámetros básicos de IP - Ficha de reconfiguración dinámica. • Cambiouse o nome do porto de conmutación do reloxo de clkswitch a extswitch no diagrama da arquitectura típica de E/S PLL.
Maio 2016	2016.05.02	Parámetros básicos de IP actualizados: táboa de pestanas de reconfiguración dinámica.
Maio 2015	2015.05.04	Actualizouse a descrición para Activar o acceso ao parámetro do porto de saída PLL LVDS_CLK/LOADEN na táboa Parámetros básicos de IP - Ficha Configuración. Engadiuse unha ligazón á táboa Interface de sinal entre Altera IOPLL e Altera LVDS SERDES IP Cores no capítulo E/S e E/S de alta velocidade no capítulo Dispositivos Arria 10.
Agosto 2014	2014.08.18	Lanzamento inicial.

Documentos/Recursos

Intel UG-01155 IOPLL FPGA IP Core [pdfGuía do usuario Núcleo IP UG-01155 IOPLL FPGA, UG-01155, Núcleo IP IOPLL FPGA, Núcleo IP FPGA

Referencias

• Manual de usuario