intel UG-01155 IOPLL FPGA IP Core User Guide

Genereart maksimaal njoggen klokútfiersinjalen foar de Intel Arria 10- en Intel CycloneM 10 GX-apparaten.
Skeakelt tusken twa referinsje input klokken.

Unterstützt neistlizzende PLL (adjpllin) ynfier om te ferbinen mei in streamopôf PLL yn PLL-kaskademodus.
Genereart de Memory Inisjalisaasje File (.mif) en lit PLL dynamicVreconfiguration.

Unterstützt PLL dynamyske faze shift.

Related Information

Yntroduksje ta Intel FPGA IP Cores
Jout mear ynformaasje oer Intel FPGA IP-kearnen en de parameter bewurker.
Bedriuwsmodi op side 9

Utfierklokken op side 10
Referinsje klok Switchover op side 10

PLL-to-PLL Cascading op side 11
IOPLL Intel FPGA IP Core User Guide Archives op side 12

Jout in list mei brûkersgidsen foar eardere ferzjes fan 'e IOPLL Intel FPGA IP-kearn.

Apparaat Family Support

De IOPLL IP-kearn stipet allinich de Intel Arria 10- en Intel Cyclone 10 GX-apparaatfamyljes.

IOPLL IP Core Parameters

De IOPLL IP-kearnparameterbewurker ferskynt yn 'e PLL-kategory fan' e IP-katalogus.

Parameter	Juridyske wearde	Beskriuwing
Apparaat Famylje	Intel Arria 10, Intel Cyclone 10 GX	Spesifiseart de apparaatfamylje.
Komponint	—	Spesifiseart it doelapparaat oan.
Speed Grade	—	Spesifisearret de snelheidsklasse foar doelbewust apparaat.
PLL-modus	Integer-N PLL	Spesifisearret de modus brûkt foar de IOPLL IP-kearn. De ienige juridyske seleksje is Integer-N PLL. As jo in fraksjonele PLL nedich binne, moatte jo de fPLL Intel Arria 10 / Cyclone 10 FPGA IP-kearn brûke.
Reference Clock Frequency	—	Spesifisearret de ynfierfrekwinsje foar de ynfierklok, refclk, yn MHz. De standertwearde is 100.0 MHz. De minimale en maksimale wearde is ôfhinklik fan it selektearre apparaat.
Beskoattele útfierpoarte ynskeakelje	Ynskeakelje of útsette	Skeakelje om de beskoattele poarte yn te skeakeljen.
Ynskeakelje fysike útfier klok parameters	Ynskeakelje of útsette	Skeakelje om fysike PLL-tellerparameters yn te fieren ynstee fan in winske útfierklokfrekwinsje op te jaan.
Operaasje Mode	direkt, eksterne feedback, normaal, boarne syngroane, nul fertraging buffer,of lvds	Spesifiseart de wurking fan 'e PLL. De standert operaasje is direkt wize. • As jo selektearje de direkt modus minimalisearret de PLL de lingte fan it feedbackpaad om de lytste mooglike jitter by de PLL-útfier te meitsjen. Yn dizze modus kompensearret de PLL gjin kloknetwurken. • As jo selektearje de normaal modus, de PLL kompensearret foar de fertraging fan it ynterne klok netwurk brûkt troch de klok útfier. As de PLL ek wurdt brûkt om in eksterne klok útfier pin te riden, komt in oerienkommende faze ferskowing fan it sinjaal op de útfier pin. • As jo selektearje de boarne syngroane modus, komt de klokfertraging fan pin nei I/O-ynputregister oerien mei de gegevensfertraging fan pin nei I/O-ynputregister. • As jo selektearje de eksterne feedback modus, moatte jo ferbine de fbclk ynfier haven oan in ynfier pin. In ferbining op boardnivo moat sawol de ynfierpin as de eksterne klokútfierpoarte ferbine, fboutclk. De fbclk-poarte is ôfstimd mei de ynfierklok. • As jo selektearje de nul fertraging buffer modus, de PLL moat feed in eksterne klok útfier pin en kompensearje foar de fertraging yntrodusearre troch dy pin. It sinjaal waarnommen op 'e pin wurdt syngronisearre mei de ynfier klok. De PLL-klokútfier ferbynt mei de altbidir-poarte en driuwt zdbfbclk as in útfierpoarte. As de PLL ek it ynterne kloknetwurk driuwt, komt in oerienkommende fazeferskowing fan dat netwurk foar. • As jo selektearje de lvds modus, deselde gegevens en klok timing relaasje fan de pins by de ynterne SERDES capture register wurdt hanthavene. De modus kompensearret foar de fertragingen yn LVDS klok netwurk, en tusken de gegevens pin en klok input pin oan de SERDES capture register paden.
Oantal klokken	1–9	Spesifisearret it oantal útfierklokken nedich foar elk apparaat yn it PLL-ûntwerp. De oanfrege ynstellings foar útfierfrekwinsje, fazeferskowing en plichtsyklus wurde werjûn op basis fan it oantal selektearre klokken.
Spesifisearje VCO Frequency	Ynskeakelje of útsette	Hjirmei kinne jo de VCO-frekwinsje beheine ta de opjûne wearde. Dit is handich by it meitsjen fan in PLL foar LVDS eksterne modus, of as in spesifike dynamyske faze ferskowing stap grutte is winske.
*fierder…*

Parameter	Juridyske wearde	Beskriuwing
VCO Frekwinsje (1)	—	• Wannear Ynskeakelje fysike útfier klok parameters is ynskeakele - toant de VCO-frekwinsje basearre op de wearden foar Reference Clock Frequency, Multiply Factor (M-Counter), en Divide Factor (N-Counter). • Wannear Ynskeakelje fysike útfier klok parameters is útskeakele - lit jo de frege wearde foar de VCO-frekwinsje opjaan. De standertwearde is 600.0 MHz.
Jou klok globale namme	Ynskeakelje of útsette	Hjirmei kinne jo de namme fan 'e útfierklok omneame.
Namme klok	—	De brûkerskloknamme foar Synopsis Design Constraints (SDC).
De winske frekwinsje	—	Spesifisearret de útfier klok frekwinsje fan de oerienkommende útfier klok haven, outclk [], yn MHz. De standertwearde is 100.0 MHz. De minimale en maksimale wearden binne ôfhinklik fan it brûkte apparaat. De PLL lêst allinich de sifers yn 'e earste seis desimale plakken.
Eigentlike frekwinsje	—	Hjirmei kinne jo de eigentlike útfierklokfrekwinsje selektearje út in list mei berikbere frekwinsjes. De standertwearde is de tichtst te berikken frekwinsje by de winske frekwinsje.
Fase Shift ienheden	ps or graden	Spesifisearret de fazeferskowing-ienheid foar de korrespondearjende útfierklokpoarte, outclk[], yn pikosekonden (ps) of graden.
Winske Fase Shift	—	Spesifisearret de frege wearde foar de fazeferskowing. De standertwearde is 0 ps.
Eigentlike Fase Shift	—	Hjirmei kinne jo de eigentlike fazeferskowing selektearje út in list mei berikbere fazeferskowingswearden. De standertwearde is de tichtst te berikken fazeferskowing nei de winske fazeferskowing.
Desired Duty Cycle	0.0–100.0	Spesifisearret de frege wearde foar de duty cycle. De standertwearde is 50.0%.
Eigentlike Duty Cycle	—	Hjirmei kinne jo de eigentlike wurksyklus selektearje út in list mei berikbere wurksykluswearden. De standertwearde is de tichtst te berikken wurksyklus nei de winske wurksyklus.
Multiply Factor (M-Counter) (2)	4–511	Spesifisearret de multiplikaasjefaktor fan M-teller. It juridyske berik fan 'e M-teller is 4-511. Beheinings op 'e minimale wetlike PFD-frekwinsje en maksimale wetlike VCO-frekwinsje beheine lykwols it effektive M-tellerberik ta 4-160.
Divide Factor (N-Counter) (2)	1–511	Spesifisearret de divide faktor fan N-teller. It juridyske berik fan 'e N-teller is 1-511. Beheinings op 'e minimale wetlike PFD-frekwinsje beheine lykwols it effektive berik fan' e N-teller ta 1–80.
Divide Factor (C-Counter) (2)	1–511	Spesifiseart de divyzjefaktor foar de útfierklok (C-teller).

Dizze parameter is allinnich beskikber as Ynskeakelje fysike útfier klok parameters is útskeakele.

Dizze parameter is allinnich beskikber as Ynskeakelje fysike útfier klok parameters is ynskeakele.

IOPLL IP Core Parameters - Ynstellings Tab

Tabel 2. IOPLL IP Core Parameters - Ynstellings Tab

Parameter	Juridyske wearde	Beskriuwing
PLL bânbreedte foarôf ynsteld	Leech, Medium,of Heech	Spesifisearret de foarynstelde ynstelling foar PLL-bânbreedte. De standert seleksje is Leech.
PLL Auto weromsette	Ynskeakelje of útsette	Stelt de PLL automatysk werom by ferlies fan slot.
Meitsje in twadde ynfier clk 'refclk1'	Ynskeakelje of útsette	Skeakelje om in reserveklok te leverjen oan jo PLL dy't kin wikselje mei jo orizjinele referinsjeklok.
Second Reference Clock Frequency	—	Selektearret de frekwinsje fan it twadde input klok sinjaal. De standertwearde is 100.0 MHz. De minimale en maksimale wearde is ôfhinklik fan it brûkte apparaat.
Meitsje in 'active_clk'-sinjaal om de ynfierklok yn gebrûk oan te jaan	Ynskeakelje of útsette	Skeakelje om de aktiveclk-útfier te meitsjen. De aktiveclk-útfier jout de ynfierklok oan dy't yn gebrûk is troch de PLL. Utfiersinjaal leech jout refclk oan en útfiersinjaal heech jout refclk1 oan.
Meitsje in 'clkbad' sinjaal foar elk fan 'e input klokken	Ynskeakelje of útsette	Skeakelje om twa clkbad-útgongen te meitsjen, ien foar elke ynfierklok. Utfiersinjaal leech jout oan dat de klok wurket en útfiersinjaal heech jout oan dat de klok net wurket.
Switchover Mode	Automatysk Switchover, Hânlieding Switchover,of Automatyske oerstap mei hânmjittich oerskriuwe	Spesifiseart de oerstapmodus foar ûntwerpapplikaasje. De IP stipet trije wikselmodi: • As jo selektearje de Automatysk Switchover modus, de PLL circuitry kontrolearret de selektearre referinsje klok. As ien klok stoppet, skeakelt it circuit automatysk nei de reservekopy klok yn in pear klok syklusen en fernijt de status sinjalen, clkbad en activeclk. • As jo selektearje de Hânlieding Switchover modus, doe't de kontrôle sinjaal, extswitch, feroaret fan logika heech oan logika leech, en bliuwt leech foar op syn minst trije klok syklusen, de ynfier klok skeakelt nei de oare klok. De extswitch kin wurde oanmakke út FPGA-kearnlogika of ynfierpin. • As jo selektearje Automatyske oerstap mei hânmjittich oerskriuwe modus, doe't de extswitch sinjaal is leech, it oerskriuwt de automatyske switch funksje. Salang't extswitch leech bliuwt, wurdt fierdere switchover-aksje blokkearre. Om dizze modus te selektearjen, moatte jo twa klokboarnen rinne en de frekwinsje fan 'e twa klokken kin net mear as 20% ferskille. As beide klokken binne net op deselde frekwinsje, mar harren perioade ferskil is binnen 20%, de klok ferlies detection blok kin detect de ferlerne klok. De PLL falt nei alle gedachten út it slot nei de PLL klok ynfier switchover en hat tiid nedich om te beskoatteljen wer.
Switchover Delay	0–7	Foeget in spesifyk bedrach fan syklusfertraging ta oan it oerstapproses. De standertwearde is 0.
Tagong ta PLL LVDS_CLK/ LOADEN útfier haven	Utskeakele, LVDS_CLK/ ynskeakelje LADEN 0,of LVDS_CLK/ ynskeakelje LOADEN 0 & 1	Selektearje LVDS_CLK/LOADEN 0 ynskeakelje or LVDS_CLK/ LOADEN 0 & 1 ynskeakelje om de PLL lvds_clk of loaden útfierpoarte yn te skeakeljen. Aktivearret dizze parameter yn gefal de PLL feeds in LVDS SERDES blok mei eksterne PLL. By it brûken fan de I / O PLL outclk havens mei LVDS havens, outclk [0..3] wurde brûkt foar lvds_clk [0,1] en loaden [0,1] havens, outclk4 kin brûkt wurde foar coreclk havens.
Ynskeakelje tagong ta de PLL DPA útfier haven	Ynskeakelje of útsette	Skeakelje om de PLL DPA-útfierpoarte yn te skeakeljen.
*fierder…*

Parameter	Juridyske wearde	Beskriuwing
Ynskeakelje tagong ta PLL eksterne klok útfier haven	Ynskeakelje of útsette	Skeakelje om de PLL eksterne klokútfierpoarte yn te skeakeljen.
Spesifisearret hokker outclk brûkt wurdt as extclk_out[0] boarne	C0 – C8	Spesifisearret de outclk-poarte dy't brûkt wurdt as extclk_out[0] boarne.
Spesifisearret hokker outclk brûkt wurdt as extclk_out[1] boarne	C0 – C8	Spesifisearret de outclk-poarte dy't brûkt wurdt as extclk_out[1] boarne.

Cascading Tab

Tabel 3. IOPLL IP Core Parameters - Cascading Tab3

Parameter	Juridyske wearde	Beskriuwing
Meitsje in 'cascade out'-sinjaal om te ferbinen mei in streamôfwerts PLL	Ynskeakelje of útsette	Skeakelje om de cascade_out-poarte te meitsjen, wat oanjout dat dizze PLL in boarne is en ferbynt mei in bestimming (streamôf) PLL.
Spesifisearret hokker outclk wurde brûkt as cascadearjende boarne	0–8	Spesifisearret de cascadearjende boarne.
Meitsje in adjpllin- of cclk-sinjaal om te ferbinen mei in streamop PLL	Ynskeakelje of útsette	Skeakelje foar in meitsje in ynfier haven, dat jout oan dat dizze PLL is in bestimming en ferbynt mei in boarne (streamop) PLL.

Dynamic Reconfiguration Tab

tabel 4. IOPLL IP Core Parameters - Dynamic Reconfiguration Tab

Parameter	Juridyske wearde	Beskriuwing
Aktivearje dynamyske rekonfiguraasje fan PLL	Ynskeakelje of útsette	Skeakelje de ynskeakelje de dynamyske rekonfiguraasje fan dizze PLL (yn gearhing mei PLL Reconfig Intel FPGA IP core).
Ynskeakelje tagong ta dynamyske faze shift havens	Ynskeakelje of útsette	Skeakelje de ynskeakelje de dynamyske fazeferskowing-ynterface mei de PLL yn.
MIF Generation Opsje (3)	Generearje Nije MIF File, Foegje konfiguraasje ta oan besteande MIF File, en Meitsje MIF File tidens IP Generation	Of meitsje in nije .mif file mei de hjoeddeiske konfiguraasje fan de I/O PLL, of foegje dizze konfiguraasje ta oan in besteande .mif file. Jo kinne dizze .mif file tidens dynamyske rekonfiguraasje om de I/O PLL opnij te konfigurearjen nei syn hjoeddeistige ynstellings.
Paad nei Nije MIF file (4)	—	Fier de lokaasje en file namme fan de nije .mif file oanmakke wurde.
Paad nei besteande MIF file (5)	—	Fier de lokaasje en file namme fan de besteande .mif file jo fan doel te foegjen oan.
*fierder…*

Dizze parameter is allinnich beskikber as Dynamyske rekonfiguraasje fan PLL ynskeakelje is ynskeakele.

Dizze parameter is allinnich beskikber as Generate New MIF File wurdt selektearre as MIF Generation
Opsje.

Parameter	Juridyske wearde	Beskriuwing
Dynamic Phase Shift ynskeakelje foar MIF-streaming (3)	Ynskeakelje of útsette	Skeakelje om dynamyske fazeferskowingseigenskippen te bewarjen foar PLL-rekonfiguraasje.
DPS Counter Seleksje (6)	C0-C8, Allegear C, or M	Selektearret de teller om dynamyske fazeferskowing te ûndergean. M is de feedbackteller en C is de post-skaaltellers.
Oantal Dynamic Phase Shifts (6)	1–7	Selektearret it oantal faze ferskowing ynkommens. De grutte fan in ynkommensferheging fan ien faze is lyk oan 1/8 fan 'e VCO-perioade. De standertwearde is 1.
Dynamic Phase Shift Richting (6)	Posityf or Negatyf	Bepaalt de dynamyske fazeferskowingsrjochting om te bewarjen yn 'e PLL MIF.

Dizze parameter is allinich beskikber as Konfiguraasje tafoegje oan besteande MIF File wurdt selektearre as MIF Generation Option

IOPLL IP Core Parameters - Avansearre Parameters Tab

Tabel 5. IOPLL IP Core Parameters - Avansearre Parameters Tab

Parameter	Juridyske wearde	Beskriuwing
Avansearre parameters	—	Toant in tabel mei fysike PLL-ynstellingen dy't sille wurde ymplementearre basearre op jo ynfier.

Funksjonele beskriuwing

In I/O PLL is in frekwinsje-kontrôlesysteem dat in útfierklok genereart troch himsels te syngronisearjen mei in inputklok. De PLL fergeliket it fazeferskil tusken it ynfiersinjaal en it útfiersinjaal fan in voltage-controlled oscillator (VCO) en dan fiert faze syngronisaasje foar in behâld fan in konstante faze hoek (slot) op 'e frekwinsje fan' e ynfier- of referinsje sinjaal. De syngronisaasje as negative feedback-lus fan it systeem twingt de PLL om faze-beskoattele te wurden.
Jo kinne PLL's konfigurearje as frekwinsjemultiplikatoren, dividers, demodulators, trackinggenerators, as klokherstelkringen. Jo kinne PLL's brûke om stabile frekwinsjes te generearjen, sinjalen werom te heljen fan in lawaaierich kommunikaasjekanaal, of kloksinjalen te fersprieden troch jo ûntwerp.

Boustiennen fan in PLL

De haadblokken fan 'e I/O PLL binne de fazefrekwinsjedetektor (PFD), oplaadpomp, lusfilter, VCO, en tellers, lykas in feedbackteller (M), in pre-skaalteller (N), en post- skaaltellers (C). De PLL-arsjitektuer hinget ôf fan it apparaat dat jo brûke yn jo ûntwerp.

Dizze parameter is allinich beskikber as Dynamic Phase Shift ynskeakelje foar MIF-streaming ynskeakele is.

Typyske I / O PLL Architecture

De folgjende termen wurde faak brûkt om it gedrach fan in PLL te beskriuwen:
PLL-slúttiid - ek bekend as de PLL-oanwinsttiid. PLL-slottiid is de tiid foar de PLL om de doelfrekwinsje en fazerelaasje te berikken nei opstarten, nei in programmearre feroaring fan útfierfrekwinsje, of nei in PLL-reset. Opmerking: Simulaasjesoftware modelearret gjin realistyske PLL-slottiid. Simulaasje toant in unrealistysk rappe slottiid. Foar de eigentlike slûstiid spesifikaasje, ferwize nei it apparaat datasheet.
PLL resolúsje - de minimale frekwinsje tanimmende wearde fan in PLL VCO. It oantal bits yn 'e M- en N-tellers bepaalt de PLL-resolúsjewearde.
PLL sample rate-de FREF samplingfrekwinsje nedich om de faze- en frekwinsjekorreksje yn 'e PLL út te fieren. De PLL sample taryf is fREF /N.

PLL Slot

De PLL-slot is ôfhinklik fan de twa ynfiersinjalen yn 'e fazefrekwinsjedetektor. It slotsinjaal is in asynchrone útfier fan 'e PLL's. It oantal syklusen dat nedich is om it slotsinjaal te poarte hinget ôf fan 'e PLL-ynputklok dy't de poarte-slûs-sirkwy klokt. Diel de maksimale slûstiid fan 'e PLL troch de perioade fan' e PLL-ynputklok om it oantal kloksyklusen te berekkenjen dat nedich is om it slotsinjaal te poarte.

Operaasje Modes

De IOPLL IP-kearn stipet seis ferskillende klokfeedbackmodi. Eltse modus lit klok fermannichfâldigjen en divyzje, faze ferskowing, en duty-syklus programmearring.

Utfier klokken

De IOPLL IP-kearn kin maksimaal njoggen klokútfiersinjalen generearje. De generearre klokútfiersignalen klokje de kearn as de eksterne blokken bûten de kearn.
Jo kinne it reset-sinjaal brûke om de wearde fan 'e útfierklok werom te setten nei 0 en de PLL-útfierklokken út te skeakeljen.
Elke útfierklok hat in set oanfrege ynstellingen wêr't jo de winske wearden kinne opjaan foar útfierfrekwinsje, fazeferskowing en duty cycle. De winske ynstellingen binne de ynstellingen dy't jo wolle ymplementearje yn jo ûntwerp.

De eigentlike wearden foar de frekwinsje, fazeferskowing en plichtsyklus binne de tichtste ynstellings (bêste likernôch fan 'e winske ynstellings) dy't kinne wurde ymplementearre yn it PLL-sirkwy.

Reference Clock Switchover

De funksje foar wikseling fan referinsjeklok lit de PLL wikselje tusken twa referinsjeynputklokken. Brûk dizze funksje foar klok oerstallich, of foar in dûbele klok domein applikaasje lykas yn in systeem. It systeem kin in oerstallige klok ynskeakelje as de primêre klok ophâldt mei rinnen.
Mei help fan de referinsje klok switchover funksje, kinne jo opjaan de frekwinsje foar de twadde input klok, en selektearje de modus en fertraging foar de switchover.

It klokferliesdeteksje en referinsjeklokwikselblok hat de folgjende funksjes:

Kontrolearret de status fan de referinsjeklok. As de referinsjeklok mislearret, skeakelt de klok automatysk oer nei in boarne foar reserveklok. De klok fernijt de status fan 'e clkbad- en aktiveclk-sinjalen om it evenemint te warskôgjen.
Skeakelt de referinsjeklok hinne en wer tusken twa ferskillende frekwinsjes. Brûk it extswitch-sinjaal om de skeakelaksje mei de hân te kontrolearjen. Nei in switchover optreedt, kin de PLL ferliest slot tydlik en gean troch it rekkenjen proses.

PLL-to-PLL Cascading

As jo cascade PLLs yn jo ûntwerp, moat de boarne (streamop) PLL hawwe in lowbânbreedte ynstelling, wylst de bestimming (streamôf) PLL moat hawwe in hege bânbreedte ynstelling. Tidens it cascadearjen tsjinnet de útfier fan boarne PLL as de referinsjeklok (ynfier) fan 'e bestimming PLL. De bânbreedteynstellingen fan kaskadede PLL's moatte oars wêze. As de bânbreedteynstellingen fan 'e kaskadede PLL's itselde binne, kinne de kaskadede PLL's ampfaze-lûd by bepaalde frekwinsjes liifisearje.

Ports

tabel 6. IOPLL IP Core Ports

Parameter	Type	Betingst	Beskriuwing
refclk	Ynfier	Required	De referinsjeklokboarne dy't de I/O PLL driuwt.
rst	Ynfier	Required	De asynchrone resetpoarte foar de útfierklokken. Ryd dizze poarte heech om alle útfierklokken werom te setten nei de wearde fan 0. Jo moatte dizze poarte ferbine mei de brûker kontrôle sinjaal.
fbclk	Ynfier	Fakultatyf	De eksterne feedback ynfier haven foar de I / O PLL. De IOPLL IP-kearn makket dizze poarte as de I/O PLL wurket yn eksterne feedbackmodus of nul-fertragingsbuffermodus. Om de feedbackloop te foltôgjen, moat in ferbining op boardnivo de fbclk-poarte en de eksterne klokútfierpoarte fan 'e I/O PLL ferbine.
fboutclk	Utfier	Fakultatyf	De poarte dy't de fbclk-poarte fiedt troch de mimike circuitry. De fboutclk-poarte is allinich beskikber as de I/O PLL yn eksterne feedbackmodus is.
zdbfbclk	Bidireksjoneel	Fakultatyf	De bidirectionele poarte dy't oanslút op it mimyske circuit. Dizze haven moat ferbine mei in bidireksjoneel pin dat wurdt pleatst op de positive feedback tawijd útfier pin fan de I / O PLL. De zdbfbclk-poarte is allinich beskikber as de I/O PLL yn nul-fertragingsbuffermodus is. Om foar te kommen sinjaal refleksje by it brûken fan nul-fertraging buffer modus, net pleatse board spoaren op bidireksjoneel I / O pin.
op slot	Utfier	Fakultatyf	De IOPLL IP-kearn rydt dizze poarte heech as de PLL slot krijt. De haven bliuwt heech salang't de IOPLL is beskoattele. De I/O PLL beweart de beskoattele poarte as de fazen en frekwinsjes fan 'e referinsjeklok en feedbackklok de
*fierder…*

Parameter	Type	Betingst	Beskriuwing
			itselde as binnen it slot circuit tolerânsje. Wannear't it ferskil tusken de twa klok sinjalen grutter is as it slot circuit tolerânsje, ferliest de I / O PLL slot.
refkl 1	Ynfier	Fakultatyf	Twadde referinsje klok boarne dy't driuwt de I / O PLL foar klok switchover funksje.
extswitch	Ynfier	Fakultatyf	Befestigje it extswitch-sinjaal leech (1'b0) foar op syn minst 3 kloksyklusen om de klok manuell te wikseljen.
aktyfclk	Utfier	Fakultatyf	Utfiersinjaal om oan te jaan hokker referinsjeklokboarne wurdt brûkt troch I / O PLL.
klkbad	Utfier	Fakultatyf	Utfier sinjaal dat oanjout de status fan referinsje klok boarne is goed of min.
cascade_út	Utfier	Fakultatyf	Utfier sinjaal dat feeds yn streamôfwerts I / O PLL.
adjpllin	Ynfier	Fakultatyf	Input sinjaal dat feeds út streamop I / O PLL.
outclk_[]	Utfier	Fakultatyf	Utfier klok út I / O PLL.

IOPLL Intel FPGA IP Core User Guide Archives

As in IP-kearnferzje net fermeld is, jildt de brûkersgids foar de foarige IP-kearnferzje

IP Core Ferzje	Brûkersgids
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide

Dokumintferzjeskiednis foar de IOPLL Intel FPGA IP Core User Guide

Dokumint Ferzje	Intel Quartus® Prime Ferzje	Feroarings
2019.06.24	18.1	Updated de beskriuwing foar tawijd klok yngongen yn de Typyske I / O PLL Architecture diagram.
2019.01.03	18.1	• Updated de Tagong ta PLL LVDS_CLK/LOADEN útfier haven parameter yn de IOPLL IP Core Parameters - Ynstellings Tab tafel. • Updated de beskriuwing foar de zdbfbclk haven yn de IOPLL IP Core Ports tafel.
2018.09.28	18.1	• Korrigearre de beskriuwing foar extswitch yn de IOPLL IP Core Ports tafel. • De folgjende IP-kearnen omneamd as per Intel rebranding: - Altera IOPLL IP-kearn feroare yn IOPLL Intel FPGA IP-kearn. - Altera PLL Reconfig IP-kearn feroare yn PLL Reconfig Intel FPGA IP-kearn. - Feroare Arria 10 FPLL IP-kearn nei fPLL Intel Arria 10 / Cyclone 10 FPGA IP-kearn.

Datum	Ferzje	Feroarings
juny 2017	2017.06.16	• Added stipe foar Intel Cyclone 10 GX apparaten. • Rebranded as Intel.
desimber 2016	2016.12.05	De beskriuwing fan 'e earste haven fan' e IP-kearn bywurke.
juny 2016	2016.06.23	• Updated IP Core Parameters - Ynstellings Tab tabel. - De beskriuwing bywurke foar Hânlieding en automatyske oerstap mei parameters foar Hânlieding. De klok switchover kontrôle sinjaal is aktyf leech. - Bywurke de beskriuwing foar parameter Switchover Delay. • Definearre M en C tellers foar DPS Counter Seleksje parameter yn IP Core Parameters - Dynamic Reconfiguration Tab tabel. • Feroare klok switchover haven namme fan clkswitch te extswitch yn Typysk I / O PLL Architecture diagram.
Mei 2016	2016.05.02	Updated IP Core Parameters - Dynamic Reconfiguration Tab tabel.
Mei 2015	2015.05.04	Updated de beskriuwing foar Aktivearje tagong ta PLL LVDS_CLK / LOADEN útfier haven parameter yn IP Core Parameters - Ynstellings Tab tabel. In keppeling tafoege oan de sinjaal ynterface tusken Altera IOPLL en Altera LVDS SERDES IP Cores tabel yn 'e I / O en High Speed I / O yn Arria 10 Apparaten haadstik.
augustus 2014	2014.08.18	Inisjele release.

Dokuminten / Resources

intel UG-01155 IOPLL FPGA IP Core [pdf] Brûkersgids
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Referinsjes

User Manual

intel UG-01155 IOPLL FPGA IP Core

IOPLL Intel® FPGA IP Core User Guide