intel UG-01155 IOPLL FPGA IP Əsas İstifadəçi Təlimatı

PLL kaskad rejimində yuxarı PLL ilə əlaqə yaratmaq üçün bitişik PLL (adjpllin) girişini dəstəkləyir.
Yaddaşın Başlanğıcını yaradır File (.mif) və PLL dynamicVreconfiguration imkan verir.

PLL dinamik faza keçidini dəstəkləyir.

Əlaqədar Məlumat

Intel FPGA IP nüvələrinə giriş
Intel FPGA IP nüvələri və parametr redaktoru haqqında daha çox məlumat verir.
Əməliyyat rejimləri səhifə 9-da

Çıxış saatları səhifə 10
İstinad Saatın dəyişdirilməsi səhifə 10

PLL-dən PLL-yə Kaskad, səhifə 11
IOPLL Intel FPGA IP Əsas İstifadəçi Təlimatı Arxivləri səhifə 12

IOPLL Intel FPGA IP nüvəsinin əvvəlki versiyaları üçün istifadəçi təlimatlarının siyahısını təqdim edir.

Cihaz Ailəsinə Dəstək

IOPLL IP nüvəsi yalnız Intel Arria 10 və Intel Cyclone 10 GX cihaz ailələrini dəstəkləyir.

IOPLL IP Əsas Parametrləri

IOPLL IP əsas parametr redaktoru IP Kataloqun PLL kateqoriyasında görünür.

Parametr	Hüquqi Dəyər	Təsvir
Cihaz Ailəsi	Intel Arria 10, Intel Siklon 10 GX	Cihaz ailəsini müəyyən edir.
Komponent	—	Hədəf edilən cihazı müəyyənləşdirir.
Sürət dərəcəsi	—	Hədəf edilən cihaz üçün sürət dərəcəsini müəyyən edir.
PLL rejimi	Tam-N PLL	IOPLL IP nüvəsi üçün istifadə olunan rejimi müəyyən edir. Yeganə qanuni seçimdir Tam-N PLL. Əgər sizə fraksiya PLL lazımdırsa, fPLL Intel Arria 10/Cyclone 10 FPGA IP nüvəsindən istifadə etməlisiniz.
İstinad Saat Tezliyi	—	Giriş saatı üçün giriş tezliyini, refclk, MHz-də müəyyən edir. Varsayılan dəyərdir 100.0 MHz. Minimum və maksimum dəyər seçilmiş cihazdan asılıdır.
Bağlı Çıxış Portunu aktivləşdirin	Yandırın və ya söndürün	Kilidlənmiş portu aktivləşdirmək üçün yandırın.
Fiziki çıxış saatı parametrlərini aktivləşdirin	Yandırın və ya söndürün	İstədiyiniz çıxış tezliyini təyin etmək əvəzinə fiziki PLL sayğac parametrlərini daxil etmək üçün yandırın.
Əməliyyat rejimi	birbaşa, xarici rəy, normal, mənbə sinxron, sıfır gecikmə tamponu, və ya lvds	PLL-nin işini müəyyən edir. Standart əməliyyatdır birbaşa rejimi. • seçsəniz birbaşa rejimində, PLL PLL çıxışında mümkün olan ən kiçik titrəmə yaratmaq üçün əks əlaqə yolunun uzunluğunu minimuma endirir. PLL-nin daxili saat və xarici saat çıxışları PLL takt girişi ilə əlaqədar olaraq fazaya dəyişir. Bu rejimdə PLL heç bir saat şəbəkəsini kompensasiya etmir. • seçsəniz normal rejimində, PLL saat çıxışı tərəfindən istifadə edilən daxili saat şəbəkəsinin gecikməsini kompensasiya edir. PLL xarici takt çıxış pinini idarə etmək üçün də istifadə olunarsa, çıxış pinindəki siqnalın müvafiq faza yerdəyişməsi baş verir. • seçsəniz mənbə sinxron rejimində, pindən I/O giriş registrinə qədər olan saat gecikməsi pindən I/O giriş registrinə olan məlumat gecikməsinə uyğun gəlir. • seçsəniz xarici rəy rejimində, siz fbclk giriş portunu giriş pininə qoşmalısınız. Lövhə səviyyəli əlaqə həm giriş pinini, həm də xarici saat çıxış portunu, fboutclk-i birləşdirməlidir. fbclk portu giriş saatı ilə uyğunlaşdırılıb. • seçsəniz sıfır gecikmə tamponu rejimində, PLL xarici saat çıxış pinini qidalandırmalı və bu pin tərəfindən təqdim edilən gecikməni kompensasiya etməlidir. Pin üzərində müşahidə olunan siqnal giriş saatı ilə sinxronlaşdırılır. PLL saat çıxışı altbidir portuna qoşulur və çıxış portu kimi zdbfbclk-i idarə edir. PLL daxili saat şəbəkəsini də idarə edərsə, bu şəbəkənin müvafiq faza sürüşməsi baş verir. • seçsəniz lvds rejimində daxili SERDES tutma registrindəki sancaqların eyni məlumat və saat vaxtı əlaqəsi saxlanılır. Rejim LVDS saat şəbəkəsindəki gecikmələri kompensasiya edir və məlumat pin və saat giriş pin arasında SERDES tutma qeydiyyatı yollarına.
Saatların sayı	1–9	PLL dizaynında hər bir cihaz üçün tələb olunan çıxış saatlarının sayını müəyyən edir. Çıxış tezliyi, faza sürüşməsi və iş dövrü üçün tələb olunan parametrlər seçilmiş saatların sayına əsasən göstərilir.
VCO Tezliyini göstərin	Yandırın və ya söndürün	VCO tezliyini müəyyən edilmiş dəyərlə məhdudlaşdırmağa imkan verir. Bu, LVDS xarici rejimi üçün PLL yaratarkən və ya xüsusi dinamik faza dəyişmə addımının ölçüsü istənildikdə faydalıdır.
*davam etdi...*

Parametr	Hüquqi Dəyər	Təsvir
VCO Tezliyi (1)	—	• Nə vaxt Fiziki çıxış saatı parametrlərini aktivləşdirin yandırılır— dəyərlərə əsaslanan VCO tezliyini göstərir İstinad Saat Tezliyi, Çoxalma Faktoru (M-Sayğac), və Bölmə Faktoru (N-Sayğac). • Nə vaxt Fiziki çıxış saatı parametrlərini aktivləşdirin söndürülür— VCO tezliyi üçün tələb olunan dəyəri təyin etməyə imkan verir. Varsayılan dəyərdir 600.0 MHz.
Saata qlobal ad verin	Yandırın və ya söndürün	Çıxış saatının adını dəyişməyə imkan verir.
Saat Adı	—	Synopsis Design Constraints (SDC) üçün istifadəçi saatı adı.
İstədiyiniz Tezlik	—	MHz-də müvafiq çıxış saat portunun çıxış takt tezliyini, outclk[] təyin edir. Varsayılan dəyərdir 100.0 MHz. Minimum və maksimum dəyərlər istifadə olunan cihazdan asılıdır. PLL yalnız ilk altı onluq yerindəki rəqəmləri oxuyur.
Faktiki Tezlik	—	Sizə əldə edilə bilən tezliklər siyahısından faktiki çıxış saat tezliyini seçməyə imkan verir. Standart dəyər istənilən tezlikə ən yaxın əldə edilə bilən tezlikdir.
Faza keçid vahidləri	ps or dərəcə	Müvafiq çıxış saat portu üçün faza keçid vahidini təyin edir, outclk[], pikosaniyələrlə (ps) və ya dərəcələrlə.
İstədiyiniz Faza keçidi	—	Faza keçidi üçün tələb olunan dəyəri təyin edir. Varsayılan dəyərdir 0 ss.
Faktiki Faza keçidi	—	Əldə edilə bilən faza sürüşmə dəyərləri siyahısından faktiki faza sürüşməsini seçməyə imkan verir. Varsayılan dəyər istənilən faza sürüşməsinə ən yaxın əldə edilə bilən faza keçididir.
İstədiyiniz Vəzifə Dövrü	0.0–100.0	Vəzifə dövrü üçün tələb olunan dəyəri müəyyən edir. Varsayılan dəyərdir 50.0%.
Faktiki vəzifə dövrü	—	Sizə əldə edilə bilən vəzifə dövrü dəyərləri siyahısından faktiki iş dövrünü seçməyə imkan verir. Varsayılan dəyər istənilən vəzifə dövrünə ən yaxın əldə edilə bilən vəzifə dövrüdür.
Çoxalma Faktoru (M-Sayğac) (2)	4–511	M-sayğacının vurma əmsalını təyin edir. M sayğacının qanuni diapazonu 4–511-dir. Bununla belə, minimum qanuni PFD tezliyinə və maksimum qanuni VCO tezliyinə məhdudiyyətlər effektiv M sayğac diapazonunu 4-160 ilə məhdudlaşdırır.
Bölmə Faktoru (N-Sayğac) (2)	1–511	N-sayğacının bölmə əmsalını təyin edir. N sayğacının qanuni diapazonu 1-511-dir. Bununla belə, minimum qanuni PFD tezliyinə məhdudiyyətlər N sayğacının effektiv diapazonunu 1-80 ilə məhdudlaşdırır.
Bölmə Faktoru (C-Sayğac) (2)	1–511	Çıxış saatı üçün bölmə əmsalını təyin edir (C-sayğacı).

Bu parametr yalnız fiziki çıxış saatı parametrlərini aktivləşdirin söndürüldükdə mövcuddur.

Bu parametr yalnız fiziki çıxış saatı parametrlərini aktivləşdirdikdə mövcuddur.

IOPLL IP Əsas Parametrləri – Parametrlər Nişanı

Cədvəl 2. IOPLL IP Əsas Parametrləri – Parametrlər Nişanı

Parametr	Hüquqi Dəyər	Təsvir
PLL Bant Genişliyi Əvvəlcədən	Aşağı, Orta, və ya Yüksək	PLL bant genişliyi əvvəlcədən təyin edilmiş parametrini təyin edir. Varsayılan seçimdir Aşağı.
PLL Avtomatik Sıfırlama	Yandırın və ya söndürün	Kilidin itməsi zamanı PLL-ni avtomatik olaraq sıfırlayır.
İkinci giriş clk 'refclk1' yaradın	Yandırın və ya söndürün	Orijinal istinad saatınızla keçə bilən PLL-ə əlavə edilmiş ehtiyat saat təmin etmək üçün yandırın.
İkinci İstinad Saat Tezliyi	—	İkinci giriş saat siqnalının tezliyini seçir. Varsayılan dəyərdir 100.0 MHz. Minimum və maksimum dəyər istifadə olunan cihazdan asılıdır.
İstifadədə olan giriş saatını göstərmək üçün 'active_clk' siqnalı yaradın	Yandırın və ya söndürün	Activeclk çıxışını yaratmaq üçün yandırın. Activeclk çıxışı PLL tərəfindən istifadə edilən giriş saatını göstərir. Çıxış siqnalının aşağı olması refclk-i, yüksək çıxış siqnalı isə refclk1-i göstərir.
Giriş saatlarının hər biri üçün "clkbad" siqnalı yaradın	Yandırın və ya söndürün	Hər giriş saatı üçün bir olmaqla iki clkbad çıxışı yaratmaq üçün yandırın. Çıxış siqnalının aşağı olması saatın işlədiyini, yüksək çıxış siqnalı isə saatın işləmədiyini göstərir.
Keçid rejimi	Avtomatik keçid, Əllə keçid, və ya Manual Override ilə Avtomatik keçid	Dizayn tətbiqi üçün keçid rejimini təyin edir. IP üç keçid rejimini dəstəkləyir: • seçsəniz Avtomatik keçid rejimində, PLL sxemi seçilmiş istinad saatına nəzarət edir. Bir saat dayanarsa, dövrə avtomatik olaraq bir neçə saat dövründə ehtiyat saata keçir və status siqnallarını, clkbad və activeclk-i yeniləyir. • seçsəniz Əllə keçid rejimində, idarəetmə siqnalı, söndürmə, yüksək məntiqdən aşağı məntiqə dəyişdikdə və ən azı üç saat dövrü ərzində aşağı qaldıqda, giriş saatı digər saata keçir. Extwitch FPGA əsas məntiqindən və ya giriş pinindən yaradıla bilər. • Əgər seçsəniz Manual Override ilə Avtomatik keçid rejimi, söndürmə siqnalı aşağı olduqda, avtomatik keçid funksiyasını ləğv edir. Çıxarıcı aşağı qaldıqda, sonrakı keçid əməliyyatı bloklanır. Bu rejimi seçmək üçün iki saat mənbəyiniz işləməlidir və iki saatın tezliyi 20%-dən çox fərqlənə bilməz. Hər iki saat eyni tezlikdə deyilsə, lakin onların dövr fərqi 20% daxilindədirsə, saat itkisinin aşkarlanması bloku itirilmiş saatı aşkar edə bilər. PLL çox güman ki, PLL saatı girişi dəyişdirildikdən sonra kiliddən çıxır və yenidən kilidləmək üçün vaxt lazımdır.
Keçid gecikməsi	0–7	Keçid prosesinə müəyyən bir dövr gecikməsi əlavə edir. Varsayılan dəyər 0-dır.
PLL LVDS_CLK/LOADEN çıxış portuna giriş	Əlil, LVDS_CLK/ aktivləşdirin YÜKLƏ 0, və ya LVDS_CLK/ aktivləşdirin YÜKLƏ 0 & 1	seçin LVDS_CLK/LOADEN 0-ı aktivləşdirin or LVDS_CLK/ LOADEN 0 və 1-i aktivləşdirin PLL lvds_clk və ya yükləmə portunu aktivləşdirmək üçün. PLL xarici PLL ilə LVDS SERDES blokunu qidalandırdığı halda bu parametri aktivləşdirir. LVDS portları ilə I/O PLL outclk portlarından istifadə edərkən, outclk[0..3] lvds_clk[0,1] və loaden[0,1] portları üçün istifadə olunur, outclk4 coreclk portları üçün istifadə edilə bilər.
PLL DPA çıxış portuna girişi təmin edin	Yandırın və ya söndürün	PLL DPA çıxış portunu aktivləşdirmək üçün yandırın.
*davam etdi...*

Parametr	Hüquqi Dəyər	Təsvir
PLL xarici saat çıxış portuna girişi təmin edin	Yandırın və ya söndürün	PLL xarici saat çıxış portunu aktivləşdirmək üçün yandırın.
extclk_out[0] mənbəyi kimi hansı outclk-in istifadə olunacağını müəyyənləşdirir	C0 – C8	extclk_out[0] mənbəyi kimi istifadə ediləcək outclk portunu təyin edir.
extclk_out[1] mənbəyi kimi hansı outclk-in istifadə olunacağını müəyyənləşdirir	C0 – C8	extclk_out[1] mənbəyi kimi istifadə ediləcək outclk portunu təyin edir.

Kaskad Tab

Cədvəl 3. IOPLL IP Əsas Parametrləri – Kaskad Tab3

Parametr	Hüquqi Dəyər	Təsvir
Aşağı axın PLL ilə əlaqə yaratmaq üçün "cascade out" siqnalı yaradın	Yandırın və ya söndürün	Bu PLL-nin mənbə olduğunu və təyinat (aşağı axın) PLL ilə birləşdirildiyini göstərən cascade_out portunu yaratmaq üçün yandırın.
Kaskad mənbə kimi hansı çıxışın istifadə olunacağını müəyyənləşdirir	0–8	Kaskad mənbəyini təyin edir.
Upstream PLL ilə əlaqə yaratmaq üçün adjpllin və ya cclk siqnalı yaradın	Yandırın və ya söndürün	Bu PLL-nin təyinat olduğunu və mənbə (yuxarı) PLL ilə əlaqə qurduğunu göstərən giriş portu yaratmaq üçün yandırın.

Dinamik Yenidən Konfiqurasiya Nişanı

Cədvəl 4. IOPLL IP Əsas Parametrləri – Dinamik Yenidən Konfiqurasiya Nişanı

Parametr	Hüquqi Dəyər	Təsvir
PLL-in dinamik yenidən konfiqurasiyasını aktivləşdirin	Yandırın və ya söndürün	Bu PLL-nin dinamik yenidən konfiqurasiyasını aktivləşdirin (PLL Reconfig Intel FPGA IP nüvəsi ilə birlikdə).
Dinamik faza keçid portlarına girişi təmin edin	Yandırın və ya söndürün	PLL ilə dinamik faza keçid interfeysini aktivləşdirin.
MIF Nəsil Seçimi (3)	Yaratmaq Yeni MIF File, Mövcud MIF-ə konfiqurasiya əlavə edin File, və MIF yaradın File IP yaradılması zamanı	Ya yeni .mif yaradın file I/O PLL-nin cari konfiqurasiyasını ehtiva edir və ya bu konfiqurasiyanı mövcud .mif-ə əlavə edin file. Siz bu .mif istifadə edə bilərsiniz file dinamik yenidən konfiqurasiya zamanı I/O PLL-ni cari parametrlərinə yenidən konfiqurasiya etmək üçün.
Yeni MIF-ə gedən yol file (4)	—	Yeri daxil edin və file yeni .mif adı file yaradılmalıdır.
Mövcud MIF-ə gedən yol file (5)	—	Yeri daxil edin və file mövcud .mif adı file əlavə etmək niyyətindəsiniz.
*davam etdi...*

Bu parametr yalnız PLL-in dinamik yenidən konfiqurasiyasını aktivləşdirin aktiv olduqda mövcuddur.

Bu parametr yalnız Yeni MIF Yaradarkən mövcuddur File MIF Generation kimi seçilir
Seçim.

Parametr	Hüquqi Dəyər	Təsvir
MIF axını üçün dinamik faza keçidini aktivləşdirin (3)	Yandırın və ya söndürün	PLL yenidən konfiqurasiyası üçün dinamik faza sürüşmə xüsusiyyətlərini saxlamaq üçün yandırın.
DPS Sayğacının Seçilməsi (6)	C0 – C8, Hamısı C, or M	Dinamik faza keçidindən keçmək üçün sayğacı seçir. M geribildirim sayğacı, C isə miqyasdan sonrakı sayğacdır.
Dinamik Faza Dəyişikliklərinin Sayı (6)	1–7	Faza keçid artımlarının sayını seçir. Tək fazalı sürüşmə artımının ölçüsü VCO dövrünün 1/8 hissəsinə bərabərdir. Varsayılan dəyərdir 1.
Dinamik faza keçid istiqaməti (6)	Müsbət or Mənfi	PLL MIF-də saxlamaq üçün dinamik faza keçid istiqamətini müəyyən edir.

Bu parametr yalnız mövcud MIF-ə konfiqurasiya əlavə edildikdə mövcuddur File MIF Nəsil Seçimi kimi seçilir

IOPLL IP Əsas Parametrləri – Qabaqcıl Parametrlər Nişanı

Cədvəl 5. IOPLL IP Əsas Parametrləri – Qabaqcıl Parametrlər Nişanı

Parametr	Hüquqi Dəyər	Təsvir
Qabaqcıl Parametrlər	—	Girişinizə əsasən həyata keçiriləcək fiziki PLL parametrlərinin cədvəlini göstərir.

Funksional təsvir

I/O PLL özünü giriş saatı ilə sinxronlaşdıraraq çıxış saatı yaradan tezlik nəzarət sistemidir. PLL giriş siqnalı ilə həcmin çıxış siqnalı arasındakı faza fərqini müqayisə edirtage-nəzarət edilən osilator (VCO) və sonra giriş və ya istinad siqnalının tezliyində sabit faza bucağını (kilid) saxlamaq üçün faza sinxronizasiyasını həyata keçirir. Sistemin sinxronizasiyası və ya mənfi əks əlaqəsi PLL-ni faza kilidləməyə məcbur edir.
Siz PLL-ləri tezlik çarpanları, bölücülər, demodulyatorlar, izləmə generatorları və ya saat bərpa sxemləri kimi konfiqurasiya edə bilərsiniz. Siz sabit tezliklər yaratmaq, səs-küylü rabitə kanalından siqnalları bərpa etmək və ya dizaynınız boyunca saat siqnallarını yaymaq üçün PLL-lərdən istifadə edə bilərsiniz.

PLL-in tikinti blokları

I/O PLL-nin əsas blokları faza tezliyi detektoru (PFD), doldurma nasosu, dövrə filtri, VCO və əks əlaqə sayğacı (M), qabaqcadan miqyaslı sayğac (N) və sonrakı sayğac kimi sayğaclardır. miqyas sayğacları (C). PLL arxitekturası dizaynınızda istifadə etdiyiniz cihazdan asılıdır.

Bu parametr yalnız MIF Streaming üçün Dinamik Faza keçidini aktivləşdirdikdə mövcuddur.

Tipik I/O PLL Memarlığı

Aşağıdakı terminlər adətən PLL-nin davranışını təsvir etmək üçün istifadə olunur:
PLL kilidləmə vaxtı - PLL əldə etmə vaxtı kimi də tanınır. PLL kilidləmə vaxtı PLL-nin işə salındıqdan sonra, proqramlaşdırılmış çıxış tezliyi dəyişikliyindən və ya PLL sıfırlanmasından sonra hədəf tezlik və faza əlaqəsinə çatması vaxtıdır. Qeyd: Simulyasiya proqramı real PLL kilidləmə vaxtını modelləşdirmir. Simulyasiya qeyri-real sürətli kilidləmə vaxtını göstərir. Faktiki kilidləmə vaxtı spesifikasiyası üçün cihazın məlumat cədvəlinə baxın.
PLL həlli - PLL VCO-nun minimum tezlik artımı dəyəri. M və N sayğaclarındakı bitlərin sayı PLL həlletmə dəyərini müəyyən edir.
PLL sample dərəcəsi—FREF sampPLL-də faza və tezlik korreksiyasını yerinə yetirmək üçün tələb olunan ling tezliyi. PLL sample dərəcəsi fREF /N-dir.

PLL Kilidi

PLL kilidi faza tezliyi detektorunda iki giriş siqnalından asılıdır. Kilid siqnalı PLL-lərin asinxron çıxışıdır. Kilid siqnalını bağlamaq üçün tələb olunan dövrlərin sayı qapalı kilid dövrəsini təyin edən PLL giriş saatından asılıdır. Kilid siqnalını açmaq üçün tələb olunan saat dövrlərinin sayını hesablamaq üçün PLL-nin maksimum kilidləmə vaxtını PLL giriş saatının dövrünə bölün.

Əməliyyat rejimləri

IOPLL IP nüvəsi altı fərqli saat rəyi rejimini dəstəkləyir. Hər bir rejim saatın vurulması və bölünməsinə, fazaların dəyişdirilməsinə və vəzifə dövrünün proqramlaşdırılmasına imkan verir.

Çıxış Saatları

IOPLL IP nüvəsi doqquz saata qədər çıxış siqnalı yarada bilər. Yaradılmış saat çıxış siqnalları nüvəni və ya nüvədən kənarda olan xarici blokları saatlaşdırır.
Siz çıxış saatının dəyərini 0-a sıfırlamaq və PLL çıxış saatlarını söndürmək üçün sıfırlama siqnalından istifadə edə bilərsiniz.
Hər bir çıxış saatında çıxış tezliyi, faza sürüşməsi və iş dövrü üçün istədiyiniz dəyərləri təyin edə biləcəyiniz tələb olunan parametrlər dəsti var. İstədiyiniz parametrlər dizaynınızda tətbiq etmək istədiyiniz parametrlərdir.

Tezlik, faza keçidi və iş dövrü üçün faktiki dəyərlər PLL dövrəsində həyata keçirilə bilən ən yaxın parametrlərdir (istənilən parametrlərin ən yaxşı təxmini).

İstinad Saatının dəyişdirilməsi

İstinad saatının dəyişdirilməsi xüsusiyyəti PLL-ə iki istinad giriş saatı arasında keçid etməyə imkan verir. Bu funksiyadan saat artıqlaması və ya sistemdəki kimi ikili saat domen tətbiqi üçün istifadə edin. Əsas saat işləməyi dayandırarsa, sistem lazımsız saatı işə sala bilər.
İstinad saatının keçid funksiyasından istifadə edərək, siz ikinci giriş saatı üçün tezliyi təyin edə və keçid üçün rejimi və gecikməni seçə bilərsiniz.

Saat itkisinin aşkarlanması və istinad saatının dəyişdirilməsi bloku aşağıdakı funksiyalara malikdir:

İstinad saatının vəziyyətinə nəzarət edir. İstinad saatı uğursuz olarsa, saat avtomatik olaraq ehtiyat saat giriş mənbəyinə keçir. Saat hadisəni xəbərdar etmək üçün clkbad və activeclk siqnallarının statusunu yeniləyir.
İstinad saatını iki fərqli tezlik arasında irəli və geriyə çevirir. Keçid hərəkətini əl ilə idarə etmək üçün söndürmə siqnalından istifadə edin. Bir keçid baş verdikdən sonra, PLL müvəqqəti olaraq kilidi itirə və hesablaşma prosesindən keçə bilər.

PLL-dən PLL-yə kaskad

Dizaynınızda PLL-ləri sıralasanız, mənbə (yuxarı) PLL-də aşağı bant genişliyi parametri olmalıdır, təyinat (aşağı axın) PLL isə yüksək bant genişliyi parametrinə malik olmalıdır. Kaskad zamanı PLL mənbəyinin çıxışı təyinat PLL-nin istinad saatı (girişi) kimi xidmət edir. Kaskadlı PLL-lərin bant genişliyi parametrləri fərqli olmalıdır. Kaskadlı PLL-lərin ötürmə genişliyi parametrləri eyni olarsa, kaskadlı PLL-lər ola bilər ampMüəyyən tezliklərdə faza səs-küyünü qaldırın. Adjpllin giriş saatı mənbəyi qırıla bilən fraksiya PLL-lər arasında kaskadlar üçün istifadə olunur.

Limanlar

Cədvəl 6. IOPLL IP Əsas Portları

Parametr	Növ	Vəziyyət	Təsvir
refclk	Giriş	Tələb olunur	I/O PLL-ni idarə edən istinad saat mənbəyi.
birinci	Giriş	Tələb olunur	Çıxış saatları üçün asinxron sıfırlama portu. Bütün çıxış saatlarını 0 dəyərinə sıfırlamaq üçün bu portu yüksək sürüşdürün. Siz bu portu istifadəçi nəzarət siqnalına qoşmalısınız.
fbclk	Giriş	Könüllü	I/O PLL üçün xarici əks əlaqə giriş portu. IOPLL IP nüvəsi I/O PLL xarici rəy rejimində və ya sıfır gecikmə bufer rejimində işləyərkən bu portu yaradır. Geribildirim dövrəsini tamamlamaq üçün board səviyyəli əlaqə fbclk portunu və I/O PLL-nin xarici saat çıxış portunu birləşdirməlidir.
fboutclk	Çıxış	Könüllü	Mimik dövrə vasitəsilə fbclk portunu qidalandıran port. Fboutclk portu yalnız I/O PLL xarici rəy rejimində olduqda mövcuddur.
zdbfbclk	İki yönlü	Könüllü	Mimik sxemə qoşulan iki istiqamətli port. Bu port I/O PLL-nin müsbət rəyə ayrılmış çıxış pininə yerləşdirilən iki istiqamətli pinə qoşulmalıdır. Zdbfbclk portu yalnız I/O PLL sıfır gecikmə bufer rejimində olduqda mövcuddur. Sıfır gecikmə bufer rejimindən istifadə edərkən siqnalın əks olunmasının qarşısını almaq üçün iki istiqamətli I/O pininə lövhə izlərini qoymayın.
kilidli	Çıxış	Könüllü	PLL kilid əldə etdikdə IOPLL IP nüvəsi bu portu yüksək səviyyəyə qaldırır. IOPLL kilidləndikcə port yüksək olaraq qalır. I/O PLL, istinad saatının və əks əlaqə saatının fazaları və tezlikləri olduqda kilidlənmiş portu təsdiqləyir.
*davam etdi...*

Parametr	Növ	Vəziyyət	Təsvir
			eyni və ya kilid dövrəsinin tolerantlığı daxilində. İki saat siqnalı arasındakı fərq kilid dövrəsinin dözümlülüyünü aşdıqda, I/O PLL kilidi itirir.
refclk1	Giriş	Könüllü	Saat keçid funksiyası üçün I/O PLL-ni idarə edən ikinci istinad saat mənbəyi.
söndürmə açarı	Giriş	Könüllü	Saatı əl ilə dəyişmək üçün ən azı 1 saat dövrü üçün söndürmə siqnalını aşağı (0'b3) saxlayın.
aktiv klik	Çıxış	Könüllü	I/O PLL tərəfindən hansı istinad saat mənbəyinin istifadə olunduğunu göstərmək üçün çıxış siqnalı.
clkbad	Çıxış	Könüllü	İstinad saat mənbəyinin vəziyyətinin yaxşı və ya pis olduğunu göstərən çıxış siqnalı.
cascade_out	Çıxış	Könüllü	Aşağı axın I/O PLL-ə qidalanan çıxış siqnalı.
adjpllin	Giriş	Könüllü	Upstream I/O PLL-dən qidalanan giriş siqnalı.
outclk_[]	Çıxış	Könüllü	I/O PLL-dən çıxış saatı.

IOPLL Intel FPGA IP Əsas İstifadəçi Təlimatı Arxivləri

Əgər IP əsas versiyası siyahıda yoxdursa, əvvəlki IP əsas versiyası üçün istifadəçi təlimatı tətbiq edilir

IP əsas versiyası	İstifadəçi təlimatı
17.0	Altera I/O Faza Bağlı Döngə (Altera IOPLL) IP Əsas İstifadəçi Təlimatı
16.1	Altera I/O Faza Bağlı Döngə (Altera IOPLL) IP Əsas İstifadəçi Təlimatı
16.0	Altera I/O Faza Bağlı Döngə (Altera IOPLL) IP Əsas İstifadəçi Təlimatı
15.0	Altera I/O Faza Bağlı Döngə (Altera IOPLL) IP Əsas İstifadəçi Təlimatı

IOPLL Intel FPGA IP Core İstifadəçi Təlimatı üçün Sənədin Təftiş Tarixçəsi

Sənəd versiyası	Intel Quartus® Baş versiya	Dəyişikliklər
2019.06.24	18.1	Xüsusi saat girişlərinin təsviri yeniləndi Tipik I/O PLL Memarlığı diaqram.
2019.01.03	18.1	• Yenilənib PLL LVDS_CLK/LOADEN çıxış portuna giriş -dəki parametr IOPLL IP Əsas Parametrləri – Parametrlər Nişanı masa. • zdbfbclk portunun təsviri yeniləndi IOPLL IP Əsas Portlar masa.
2018.09.28	18.1	• Extwitch üçün təsviri düzəldib IOPLL IP Əsas Portlar masa. • Intel rebrendinqinə uyğun olaraq aşağıdakı IP nüvələrinin adı dəyişdirildi: — Altera IOPLL IP nüvəsi IOPLL Intel FPGA IP nüvəsinə dəyişdirildi. — Altera PLL Reconfig IP nüvəsi PLL Reconfig Intel FPGA IP nüvəsinə dəyişdirildi. — Arria 10 FPLL IP nüvəsi fPLL Intel Arria 10/Cyclone 10 FPGA IP nüvəsinə dəyişdirildi.

Tarix	Versiya	Dəyişikliklər
İyun 2017	2017.06.16	• Intel Cyclone 10 GX cihazları üçün əlavə dəstək. • Intel kimi rebrendinq edilib.
dekabr 2016	2016.12.05	IP nüvəsinin ilk portunun təsviri yeniləndi.
İyun 2016	2016.06.23	• Yenilənmiş IP Əsas Parametrləri – Parametrlər Tab cədvəli. — Manual keçid və Manual Override parametrləri ilə Avtomatik keçid üçün təsvir yeniləndi. Saatın dəyişdirilməsinə nəzarət siqnalı aşağı aktivdir. — Switchover Delay parametrinin təsviri yeniləndi. • İP Əsas Parametrlərində DPS Sayğacının Seçilməsi parametri üçün müəyyən edilmiş M və C sayğacları – Dinamik Yenidən Konfiqurasiya Tab cədvəlində. • Tipik I/O PLL Arxitektura diaqramında saat keçid portunun adı clkswitch-dən extwitch-ə dəyişdirildi.
May 2016	2016.05.02	Yenilənmiş IP Əsas Parametrləri – Dinamik Yenidən Konfiqurasiya Tab cədvəli.
May 2015	2015.05.04	IP Əsas Parametrləri – Parametrlər Tab cədvəlində PLL LVDS_CLK/LOADEN çıxış portu parametrinə girişi aktivləşdirmək üçün təsvir yeniləndi. Arria 10 Cihazları bölməsində I/O və Yüksək Sürətli I/O-da Altera IOPLL və Altera LVDS SERDES IP nüvələri arasında siqnal interfeysinə keçid əlavə edildi.
2014-cü ilin avqustu	2014.08.18	İlkin buraxılış.

Sənədlər / Resurslar

intel UG-01155 IOPLL FPGA IP Core [pdf] İstifadəçi təlimatı
UG-01155 IOPLL FPGA IP nüvəsi, UG-01155, IOPLL FPGA IP nüvəsi, FPGA IP nüvəsi

İstinadlar

İstifadəçi təlimatı

intel UG-01155 IOPLL FPGA IP Core

IOPLL Intel® FPGA IP Əsas İstifadəçi Təlimatı