Intel UG-01155 IOPLL FPGA IP Core

Posodobljeno za Intel® Quartus® Prime Design Suite: 18.1

IOPLL Uporabniški priročnik za Intel® FPGA IP Core

IOPLL Intel® FPGA IP jedro vam omogoča konfiguracijo nastavitev Intel Arria® 10 in Intel Cyclone® 10 GX I/O PLL.

Jedro IOPLL IP podpira naslednje funkcije:

• Podpira šest različnih načinov taktne povratne informacije: neposredna, zunanja povratna informacija, normalna, izvorno sinhrona, medpomnilnik z ničelno zakasnitvijo in način LVDS.
• Generira do devet taktnih izhodnih signalov za naprave Intel Arria 10 in Intel CycloneM 10 GX.
• Preklaplja med dvema referenčnima vhodnima urama.
• Podpira sosednji vhod PLL (adjpllin) za povezavo z navzgornjim PLL v kaskadnem načinu PLL.
• Ustvari inicializacijo pomnilnika File (.mif) in omogoča dinamično vnovično konfiguracijo PLL.
• Podpira dinamični fazni zamik PLL.

Povezane informacije

• Uvod v jedra IP Intel FPGA
  Zagotavlja več informacij o jedrih Intel FPGA IP in urejevalniku parametrov.
• Načini delovanja na strani 9
• Izhodne ure na strani 10
• Referenčni preklop ure na strani 10
• Kaskadno povezovanje PLL-to-PLL na strani 11
• IOPLL Intel FPGA IP Core User Guide Arhivi na strani 12

Zagotavlja seznam uporabniških priročnikov za prejšnje različice jedra IOPLL Intel FPGA IP.

Podpora za družino naprav

Jedro IP IOPLL podpira samo družini naprav Intel Arria 10 in Intel Cyclone 10 GX.

Osnovni parametri IOPLL IP

Urejevalnik jedrnih parametrov IP IOPLL se pojavi v kategoriji PLL v katalogu IP.

Parameter	Pravna vrednost	Opis
Družina naprav	Intel Arria 10, Intel Ciklon 10 GX	Določa družino naprav.
Komponenta	—	Določa ciljno napravo.
Stopnja hitrosti	—	Določa stopnjo hitrosti za ciljno napravo.
Način PLL	Celo število-N PLL	Podaja način, uporabljen za jedro IP IOPLL. Edina zakonita izbira je Celo število-N PLL. Če potrebujete delni PLL, morate uporabiti jedro fPLL Intel Arria 10/Cyclone 10 FPGA IP.
Referenčna urna frekvenca	—	Podaja vhodno frekvenco za vhodno uro, refclk, v MHz. Privzeta vrednost je 100.0 MHz. Najmanjša in največja vrednost sta odvisni od izbrane naprave.
Omogoči zaklenjena izhodna vrata	Vklopi ali izklopi	Vklopite, da omogočite zaklenjena vrata.
Omogoči fizične parametre izhodne ure	Vklopi ali izklopi	Vklopite za vnos fizičnih parametrov števca PLL namesto podajanja želene frekvence izhodne ure.
Način delovanja	neposredno, zunanje povratne informacije, normalno, izvorno sinhrono, medpomnilnik ničelne zakasnitve, oz lvds	Določa delovanje PLL. Privzeta operacija je neposredno način. • Če izberete neposredno načinu PLL minimizira dolžino povratne poti, da proizvede najmanjše možno tresenje na izhodu PLL. Izhodi notranje in zunanje ure PLL so fazno zamaknjeni glede na vhod ure PLL. V tem načinu PLL ne kompenzira nobenih časovnih omrežij. • Če izberete normalno načinu PLL kompenzira zakasnitev notranjega omrežja ure, ki ga uporablja izhod ure. Če se PLL uporablja tudi za pogon zunanjega izhodnega zatiča ure, pride do ustreznega faznega premika signala na izhodnem zatiču. • Če izberete izvorno sinhrono načinu se zakasnitev ure od pina do V/I vhodnega registra ujema z zakasnitvijo podatkov od pina do V/I vhodnega registra. • Če izberete zunanje povratne informacije načinu, morate vhodna vrata fbclk povezati z vhodnim zatičem. Povezava na ravni plošče mora povezati vhodni pin in izhodna vrata zunanje ure, fboutclk. Vrata fbclk so poravnana z vhodno uro. • Če izberete medpomnilnik ničelne zakasnitve načinu mora PLL napajati izhodni zatič zunanje ure in kompenzirati zakasnitev, ki jo povzroči ta zatič. Signal, opažen na zatiču, je sinhroniziran z vhodno uro. Izhod ure PLL se poveže z vrati altbidir in poganja zdbfbclk kot izhodna vrata. Če PLL poganja tudi omrežje notranje ure, pride do ustreznega faznega premika tega omrežja. • Če izberete lvds načinu se ohranijo enaki podatki in časovno razmerje ure za nožice v notranjem registru zajemanja SERDES. Način kompenzira zakasnitve v časovnem omrežju LVDS in med podatkovnim zatičem in vhodnim zatičem ure do poti registra za zajemanje SERDES.
Število ur	1–9	Določa število izhodnih taktov, potrebnih za vsako napravo v zasnovi PLL. Zahtevane nastavitve za izhodno frekvenco, fazni zamik in delovni cikel so prikazane glede na število izbranih taktov.
Določite frekvenco VCO	Vklopi ali izklopi	Omogoča vam omejitev frekvence VCO na podano vrednost. To je uporabno pri ustvarjanju PLL za zunanji način LVDS ali če je zaželena določena dinamična velikost koraka faznega premika.
nadaljevanje ...

Parameter	Pravna vrednost	Opis
VCO frekvenca (1)	—	• Kdaj Omogoči fizične parametre izhodne ure je vklopljen—prikaže frekvenco VCO na podlagi vrednosti za Referenčna urna frekvenca, Množilec (M-števec), in Faktor delitve (N-števec). • Kdaj Omogoči fizične parametre izhodne ure je izklopljen— omogoča, da določite zahtevano vrednost za frekvenco VCO. Privzeta vrednost je 600.0 MHz.
Uri dajte globalno ime	Vklopi ali izklopi	Omogoča preimenovanje imena izhodne ure.
Ime ure	—	Ime uporabniške ure za omejitve oblikovanja povzetka (SDC).
Želena frekvenca	—	Podaja izhodno taktno frekvenco ustreznih izhodnih taktnih vrat, outclk[], v MHz. Privzeta vrednost je 100.0 MHz. Najmanjša in največja vrednost sta odvisni od uporabljene naprave. PLL bere le številke na prvih šestih decimalnih mestih.
Dejanska frekvenca	—	Omogoča izbiro dejanske izhodne taktne frekvence s seznama dosegljivih frekvenc. Privzeta vrednost je frekvenca, ki je najbližja želeni frekvenci.
Enote za fazni zamik	ps or stopnje	Določa enoto faznega zamika za ustrezna vrata izhodne ure, outclk[], v pikosekundah (ps) ali stopinjah.
Želeni fazni zamik	—	Podaja zahtevano vrednost za fazni zamik. Privzeta vrednost je 0 KM.
Dejanski fazni premik	—	Omogoča izbiro dejanskega faznega premika s seznama dosegljivih vrednosti faznega premika. Privzeta vrednost je najbližji možni fazni zamik želenemu faznemu zamiku.
Želeni delovni cikel	0.0–100.0	Podaja zahtevano vrednost za delovni cikel. Privzeta vrednost je 50.0 %.
Dejanski delovni cikel	—	Omogoča izbiro dejanskega delovnega cikla s seznama dosegljivih vrednosti delovnega cikla. Privzeta vrednost je delovni cikel, ki je najbližji želenemu delovnemu ciklu.
Množilec (M-števec) (2)	4–511	Podaja množilni faktor M-števca. Zakonsko območje števca M je 4–511. Vendar pa omejitve najmanjše zakonske frekvence PFD in največje zakonske frekvence VCO omejujejo efektivno območje števca M na 4–160.
Faktor delitve (N-števec) (2)	1–511	Določa faktor delitve N-števca. Zakonito območje števca N je 1–511. Vendar pa omejitve minimalne zakonske frekvence PFD omejujejo efektivni obseg števca N na 1–80.
Faktor delitve (C-števec) (2)	1–511	Določa faktor delitve za izhodno uro (C-števec).

1. Ta parameter je na voljo samo, če je možnost Omogoči parametre fizične izhodne ure izklopljena.
2. Ta parameter je na voljo le, če je vklopljena možnost Omogoči fizične parametre izhodne ure.

Osnovni parametri IOPLL IP – zavihek z nastavitvami

Tabela 2. Jedrni parametri IP IOPLL – zavihek z nastavitvami

Parameter	Pravna vrednost	Opis
Prednastavitev pasovne širine PLL	Nizka, Srednje, oz visoko	Podaja prednastavitev pasovne širine PLL. Privzeta izbira je Nizka.
Samodejna ponastavitev PLL	Vklopi ali izklopi	Samodejno ponastavi PLL ob izgubi zaklepanja.
Ustvari drugi vhodni clk 'refclk1'	Vklopi ali izklopi	Vklopite, da zagotovite rezervno uro, priključeno na vaš PLL, ki lahko preklaplja z vašo prvotno referenčno uro.
Druga referenčna urna frekvenca	—	Izbere frekvenco drugega vhodnega signala ure. Privzeta vrednost je 100.0 MHz. Najmanjša in največja vrednost sta odvisni od uporabljene naprave.
Ustvarite signal 'active_clk', ki označuje uporabljeno vhodno uro	Vklopi ali izklopi	Vklopite, da ustvarite izhod activeclk. Izhod activeclk označuje vhodno uro, ki jo uporablja PLL. Nizek izhodni signal označuje refclk, visok izhodni signal pa refclk1.
Ustvarite signal 'clkbad' za vsako od vhodnih taktov	Vklopi ali izklopi	Vklopite, da ustvarite dva izhoda clkbad, enega za vsako vhodno uro. Nizek izhodni signal pomeni, da ura deluje, visok izhodni signal pa pomeni, da ura ne deluje.
Preklopni način	Samodejni preklop, Ročni preklop, oz Samodejni preklop z ročno preglasitvijo	Podaja preklopni način za oblikovalsko aplikacijo. IP podpira tri preklopne načine: • Če izberete Samodejni preklop načinu PLL vezje spremlja izbrano referenčno uro. Če se ena ura ustavi, vezje samodejno preklopi na rezervno uro v nekaj taktih in posodobi statusna signala, clkbad in activeclk. • Če izberete Ročni preklop način, ko se krmilni signal, extswitch, spremeni iz logične visoke v logično nizko in ostane nizek vsaj tri takte, se vhodna ura preklopi na drugo uro. Zunanje stikalo se lahko ustvari iz jedrne logike FPGA ali vhodnega zatiča. • Če izberete Samodejni preklop z ročno preglasitvijo način, ko je signal zunanjega stikala nizek, preglasi funkcijo samodejnega preklopa. Dokler je zunanje stikalo nizko, je nadaljnje preklopno dejanje blokirano. Za izbiro tega načina morata delovati vaša dva vira ure in frekvenca obeh ur se ne sme razlikovati za več kot 20 %. Če obe uri nista na isti frekvenci, vendar je njuna razlika v periodi znotraj 20 %, lahko blok za zaznavanje izgube ure zazna izgubljeno uro. PLL najverjetneje pade iz zaklepanja po preklopu vhodne ure PLL in potrebuje čas, da se znova zaklene.
Preklopna zakasnitev	0–7	Procesu preklopa doda določeno količino zakasnitve cikla. Privzeta vrednost je 0.
Dostop do izhodnih vrat PLL LVDS_CLK/LOADEN	Onemogočen, Omogoči LVDS_CLK/ NALOŽITEV 0, oz Omogoči LVDS_CLK/ NALOŽI 0 & 1	Izberite Omogoči LVDS_CLK/LOADEN 0 or Omogoči LVDS_CLK/LOADEN 0 & 1 da omogočite PLL lvds_clk ali izhodna vrata load. Omogoči ta parameter, če PLL napaja blok LVDS SERDES z zunanjim PLL. Ko uporabljate vrata I/O PLL outclk z vrati LVDS, se outclk[0..3] uporabljajo za vrata lvds_clk[0,1] in loaden[0,1], outclk4 se lahko uporablja za vrata corelk.
Omogoči dostop do izhodnih vrat PLL DPA	Vklopi ali izklopi	Vklopite, da omogočite izhodna vrata PLL DPA.
nadaljevanje ...

Parameter	Pravna vrednost	Opis
Omogoči dostop do izhodnih vrat zunanje ure PLL	Vklopi ali izklopi	Vklopite, da omogočite izhodna vrata zunanje ure PLL.
Podaja, kateri outclk naj bo uporabljen kot vir extclk_out[0].	C0 – C8	Določa vrata outclk, ki bodo uporabljena kot vir extclk_out[0].
Podaja, kateri outclk naj bo uporabljen kot vir extclk_out[1].	C0 – C8	Določa vrata outclk, ki bodo uporabljena kot vir extclk_out[1].

Kaskadni zavihek

Tabela 3. Jedrni parametri IP IOPLL – kaskadni zavihek3

Parameter	Pravna vrednost	Opis
Ustvarite "kaskadni izhodni" signal za povezavo s PLL navzdol	Vklopi ali izklopi	Vklopite, če želite ustvariti vrata cascade_out, ki označujejo, da je ta PLL vir in se povezuje s ciljnim (nizvodnim) PLL.
Podaja, kateri outclk naj bo uporabljen kot kaskadni vir	0–8	Določa kaskadni vir.
Ustvarite signal adjpllin ali cclk za povezavo z navzgornjim PLL	Vklopi ali izklopi	Vklopite, da ustvarite vhodna vrata, ki označujejo, da je ta PLL cilj in se povezuje z izvornim (navzgornjim) PLL.

Zavihek za dinamično rekonfiguracijo

Tabela 4. Jedrni parametri IP IOPLL – zavihek dinamične rekonfiguracije

Parameter	Pravna vrednost	Opis
Omogoči dinamično rekonfiguracijo PLL	Vklopi ali izklopi	Vklopite omogoči dinamično rekonfiguracijo tega PLL (v povezavi s PLL Reconfig Intel FPGA IP core).
Omogoči dostop do vrat z dinamičnim faznim zamikom	Vklopi ali izklopi	Vklopite vmesnik za dinamični fazni zamik s PLL.
Možnost generiranja MIF (3)	Ustvari Nov MIF File, Dodajte konfiguracijo v obstoječi MIF File, in Ustvari MIF File med generiranjem IP	Ustvarite nov .mif file ki vsebuje trenutno konfiguracijo V/I PLL, ali dodajte to konfiguracijo v obstoječi .mif file. Uporabite lahko ta .mif file med dinamično rekonfiguracijo, da znova konfigurirate V/I PLL na trenutne nastavitve.
Pot do novega MIF file (4)	—	Vnesite lokacijo in file ime novega .mif file biti ustvarjen.
Pot do obstoječega MIF file (5)	—	Vnesite lokacijo in file ime obstoječega .mif file nameravate dodati.
nadaljevanje ...

1. Ta parameter je na voljo samo, če je vklopljena možnost Omogoči dinamično rekonfiguracijo PLL.
2. Ta parameter je na voljo samo, ko ustvarite nov MIF File je izbran kot MIF Generation
   Možnost.

   Parameter	Pravna vrednost	Opis
   Omogoči dinamični fazni zamik za pretakanje MIF (3)	Vklopi ali izklopi	Vklopite, če želite shraniti dinamične lastnosti faznega premika za rekonfiguracijo PLL.
   Izbira števca DPS (6)	C0–C8, Vse C, or M	Izbere števec za dinamični fazni zamik. M je števec povratnih informacij, C pa števec po lestvici.
   Število dinamičnih faznih premikov (6)	1–7	Izbere število korakov faznega premika. Velikost posameznega koraka faznega premika je enaka 1/8 periode VCO. Privzeta vrednost je 1.
   Smer dinamičnega faznega premika (6)	Pozitivno or Negativno	Določa dinamično smer faznega premika za shranjevanje v PLL MIF.

3. Ta parameter je na voljo samo, ko dodate konfiguracijo v obstoječi MIF File je izbrana kot možnost generiranja MIF

Osnovni parametri IOPLL IP – zavihek Napredni parametri

Tabela 5. Jedrni parametri IOPLL IP – zavihek Napredni parametri

Parameter	Pravna vrednost	Opis
Napredni parametri	—	Prikaže tabelo fizičnih nastavitev PLL, ki bodo izvedene na podlagi vašega vnosa.

Funkcionalni opis

• V/I PLL je sistem za nadzor frekvence, ki ustvari izhodno uro tako, da se sinhronizira z vhodno uro. PLL primerja fazno razliko med vhodnim signalom in izhodnim signalom voltage-krmiljen oscilator (VCO) in nato izvede fazno sinhronizacijo, da ohrani konstanten fazni kot (lock) na frekvenci vhodnega ali referenčnega signala. Sinhronizacija ali negativna povratna zanka sistema prisili, da je PLL fazno zaklenjen.
• PLL-je lahko konfigurirate kot množilnike frekvenc, delilnike, demodulatorje, sledilne generatorje ali vezja za obnovitev ure. PLL lahko uporabite za generiranje stabilnih frekvenc, obnovitev signalov iz hrupnega komunikacijskega kanala ali distribucijo signalov ure po celotnem dizajnu.

Gradniki PLL

Glavni bloki V/I PLL so detektor fazne frekvence (PFD), črpalka za polnjenje, filter zanke, VCO in števci, kot so števec povratne informacije (M), števec pred lestvico (N) in naknadni števec. števci tehtnice (C). Arhitektura PLL je odvisna od naprave, ki jo uporabljate pri načrtovanju.

Ta parameter je na voljo samo, če je vklopljena možnost Omogoči dinamični fazni zamik za pretakanje MIF.

Tipična I/O PLL arhitektura

• Naslednji izrazi se običajno uporabljajo za opis obnašanja PLL:
  Čas zaklepanja PLL—znan tudi kot čas pridobitve PLL. Čas zaklepanja PLL je čas, v katerem PLL doseže ciljno frekvenco in fazno razmerje po vklopu, po programirani spremembi izhodne frekvence ali po ponastavitvi PLL. Opomba: programska oprema za simulacijo ne modelira realističnega časa zaklepanja PLL. Simulacija kaže nerealno hiter čas zaklepanja. Za specifikacijo dejanskega časa zaklepanja glejte podatkovni list naprave.
• Ločljivost PLL—najmanjša vrednost prirastka frekvence PLL VCO. Število bitov v števcih M in N določa vrednost ločljivosti PLL.
• PLL sample stopnja – FREF sampfrekvenco, potrebno za izvedbo popravka faze in frekvence v PLL. PLL sampstopnja je fREF /N.

PLL zaklepanje

Zaklepanje PLL je odvisno od dveh vhodnih signalov v detektorju fazne frekvence. Signal zaklepanja je asinhroni izhod PLL-jev. Število ciklov, potrebnih za zapiranje signala zaklepanja, je odvisno od vhodne ure PLL, ki uravnava vezje zapornega zaklepanja. Delite največji čas zaklepanja PLL s periodo vhodne ure PLL, da izračunate število taktnih ciklov, potrebnih za zapiranje signala zaklepanja.

Načini delovanja

Jedro IOPLL IP podpira šest različnih načinov povratne informacije ure. Vsak način omogoča množenje in deljenje ure, fazni premik in programiranje delovnega cikla.

Izhodne ure

• IP jedro IOPLL lahko ustvari do devet taktnih izhodnih signalov. Ustvarjeni izhodni signali ure urajo jedro ali zunanje bloke zunaj jedra.
• S signalom ponastavitve lahko ponastavite vrednost izhodne ure na 0 in onemogočite izhodne ure PLL.
• Vsaka izhodna ura ima niz zahtevanih nastavitev, kjer lahko določite želene vrednosti za izhodno frekvenco, fazni zamik in delovni cikel. Želene nastavitve so nastavitve, ki jih želite implementirati v svoj dizajn.
• Dejanske vrednosti za frekvenco, fazni zamik in delovni cikel so najbližje nastavitvi (najboljši približek želenih nastavitev), ki jih je mogoče implementirati v PLL vezje.

Preklop referenčne ure

Funkcija preklopa referenčne ure omogoča PLL preklapljanje med dvema referenčnima vhodnima urama. Uporabite to funkcijo za redundanco ure ali za aplikacijo domene z dvojno uro, na primer v sistemu. Sistem lahko vklopi redundantno uro, če primarna ura preneha delovati.
S funkcijo preklopa referenčne ure lahko določite frekvenco za drugo vhodno uro ter izberete način in zakasnitev za preklop.

Blok za zaznavanje izgube ure in preklop referenčne ure ima naslednje funkcije:

• Spremlja status referenčne ure. Če referenčna ura odpove, ura samodejno preklopi na vhodni vir rezervne ure. Ura posodobi status signalov clkbad in activeclk, da opozori na dogodek.
• Preklaplja referenčno uro naprej in nazaj med dvema različnima frekvencama. Uporabite signal zunanjega stikala za ročno upravljanje stikala. Ko pride do preklopa, lahko PLL začasno izgubi zaklepanje in gre skozi postopek obračunavanja.

Kaskadno povezovanje PLL-PLL

Če v svoji zasnovi kaskadirate PLL, mora imeti izvorni (navzgornji) PLL nastavitev za nizko pasovno širino, medtem ko mora imeti ciljni (navzdolžni) PLL nastavitev za visoko pasovno širino. Med kaskadnim povezovanjem izhod izvornega PLL služi kot referenčna ura (vhod) ciljnega PLL. Nastavitve pasovne širine kaskadnih PLL-jev morajo biti drugačne. Če so nastavitve pasovne širine kaskadnih PLL-jev enake, lahko kaskadni PLL-ji amplify fazni šum pri določenih frekvencah. Vir vhodne ure adjpllin se uporablja za inter-kaskado med zlomljivimi frakcijskimi PLL-ji.

Pristanišča

Tabela 6. Jedrna vrata IOPLL IP

Parameter	Vrsta	Pogoj	Opis
refclk	Vnos	Obvezno	Vir referenčne ure, ki poganja V/I PLL.
prvi	Vnos	Obvezno	Vrata za asinhrono ponastavitev za izhodne ure. Nastavite ta vrata visoko, da ponastavite vse izhodne ure na vrednost 0. Ta vrata morate povezati z uporabniškim krmilnim signalom.
fbclk	Vnos	Neobvezno	Zunanja povratna vhodna vrata za I/O PLL. Jedro IP IOPLL ustvari ta vrata, ko V/I PLL deluje v načinu zunanje povratne informacije ali v načinu medpomnilnika brez zakasnitve. Za dokončanje povratne zanke mora povezava na ravni plošče povezati vrata fbclk in izhodna vrata zunanje ure V/I PLL.
fboutclk	Izhod	Neobvezno	Vrata, ki napajajo vrata fbclk skozi mimično vezje. Vrata fboutclk so na voljo samo, če je I/O PLL v načinu zunanje povratne informacije.
zdbfbclk	Dvosmerna	Neobvezno	Dvosmerna vrata, ki se povežejo z mimičnim vezjem. Ta vrata se morajo povezati z dvosmernim zatičem, ki je nameščen na namenskem izhodnem zatiču pozitivne povratne zveze V/I PLL. Vrata zdbfbclk so na voljo le, če je V/I PLL v načinu medpomnilnika brez zakasnitve. Da bi se izognili odboju signala pri uporabi načina medpomnilnika z ničelno zakasnitvijo, ne postavljajte sledi plošče na dvosmerni V/I zatič.
zaklenjen	Izhod	Neobvezno	Jedro IP IOPLL poganja ta vrata visoko, ko PLL pridobi zaklepanje. Vrata ostanejo visoka, dokler je IOPLL zaklenjen. I/O PLL potrdi zaklenjena vrata, ko sta fazi in frekvenci referenčne ure in povratne ure enaki
nadaljevanje ...

Parameter	Vrsta	Pogoj	Opis
			enako ali znotraj tolerance zaklepnega vezja. Ko razlika med signaloma ure preseže toleranco zaklepnega vezja, I/O PLL izgubi zaklepanje.
refclk1	Vnos	Neobvezno	Drugi vir referenčne ure, ki poganja V/I PLL za funkcijo preklopa ure.
zunanje stikalo	Vnos	Neobvezno	Uveljavite nizek signal zunanjega stikala (1'b0) za vsaj 3 cikle ure, da ročno preklopite uro.
activeclk	Izhod	Neobvezno	Izhodni signal za označevanje, kateri vir referenčne ure uporablja I/O PLL.
clkbad	Izhod	Neobvezno	Izhodni signal, ki kaže, da je status vira referenčne ure dober ali slab.
cascade_out	Izhod	Neobvezno	Izhodni signal, ki se napaja v spodnji V/I PLL.
adjpllin	Vnos	Neobvezno	Vhodni signal, ki se napaja iz V/I PLL navzgor.
outclk_[]	Izhod	Neobvezno	Izhodna ura iz I/O PLL.

IOPLL Arhiv uporabniškega priročnika za Intel FPGA IP Core

Če različica jedra IP ni navedena, velja uporabniški priročnik za prejšnjo različico jedra IP

Različica IP Core	Uporabniški priročnik
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Uporabniški priročnik
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Uporabniški priročnik
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Uporabniški priročnik
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Uporabniški priročnik

Zgodovina revizij dokumenta za uporabniški priročnik IOPLL Intel FPGA IP Core

Različica dokumenta	Intel Quartus® Osnovna različica	Spremembe
2019.06.24	18.1	Posodobljen opis za namenske vhode ure v Tipična I/O PLL arhitektura diagram.
2019.01.03	18.1	• Posodobljen Dostop do izhodnih vrat PLL LVDS_CLK/LOADEN parameter v Osnovni parametri IOPLL IP – zavihek z nastavitvami tabela. • Posodobljen opis za vrata zdbfbclk v Jedrna vrata IOPLL IP tabela.
2018.09.28	18.1	• Popravljen opis za extswitch v Jedrna vrata IOPLL IP tabela. • Preimenovana naslednja jedra IP v skladu s prenovo blagovne znamke Intel: — Jedro IP Altera IOPLL spremenjeno v jedro IP IOPLL Intel FPGA. — Jedro Altera PLL Reconfig IP spremenjeno v jedro PLL Reconfig Intel FPGA IP. — Jedro IP Arria 10 FPLL spremenjeno v jedro IP fPLL Intel Arria 10/Cyclone 10 FPGA.

Datum	Različica	Spremembe
junij 2017	2017.06.16	• Dodana podpora za naprave Intel Cyclone 10 GX. • Preimenovan v Intel.
december 2016	2016.12.05	Posodobljen opis prvih vrat jedra IP.
junij 2016	2016.06.23	• Posodobljeni parametri jedra IP – Tabela zavihka z nastavitvami. — Posodobljen opis za parametre ročnega preklopa in samodejnega preklopa z ročno preglasitvijo. Kontrolni signal preklopa ure je aktiven nizko. — Posodobljen opis parametra zakasnitve preklopa. • Določena števca M in C za parameter izbire števca DPS v jedrnih parametrih IP – tabela zavihka dinamične rekonfiguracije. • Spremenjeno ime vrat za preklop ure iz clkswitch v extswitch v diagramu tipične V/I PLL arhitekture.
maj 2016	2016.05.02	Posodobljeni jedrni parametri IP – tabela zavihka dinamične rekonfiguracije.
maj 2015	2015.05.04	Posodobljen je opis za parameter izhodnih vrat Omogoči dostop do PLL LVDS_CLK/LOADEN v jedrnih parametrih IP – tabeli z nastavitvami. Dodana je povezava do tabele signalnega vmesnika med jedri IP Altera IOPLL in Altera LVDS SERDES v poglavju V/I in V/I visoke hitrosti v napravah Arria 10.
avgust 2014	2014.08.18	Začetna izdaja.

Dokumenti / Viri

Intel UG-01155 IOPLL FPGA IP Core [pdf] Uporabniški priročnik UG-01155 IOPLL FPGA IP jedro, UG-01155, IOPLL FPGA IP jedro, FPGA IP jedro

Reference

• Uporabniški priročnik