Intel UG-01155 IOPLL FPGA IP Core
Ажурирано за Intel® Quartus® Prime Design Suite: 18.1
Корисничко упатство за IOPLL Intel® FPGA IP Core
Јадрото IOPLL Intel® FPGA IP ви овозможува да ги конфигурирате поставките на Intel Arria® 10 и Intel Cyclone® 10 GX I/O PLL.
IOPLL IP-јадрото ги поддржува следниве карактеристики:
- Поддржува шест различни режими на повратни информации за часовникот: директен, надворешен повратен одговор, нормален, синхронизиран извор, бафер со нула одложување и режим LVDS.
- Генерира до девет излезни сигнали за часовникот за уредите Intel Arria 10 и Intel CycloneM 10 GX.
- Се префрла помеѓу два референтни влезни часовници.
- Поддржува соседен влез PLL (adjplin) за поврзување со PLL нагоре во PLL каскаден режим.
- Генерира иницијализација на меморијата File (.mif) и овозможува PLL dynamicV реконфигурација.
- Поддржува PLL динамично фазно поместување.
Поврзани информации
- Вовед во Intel FPGA IP јадра
Обезбедува повеќе информации за Intel FPGA IP-јадрата и уредувачот на параметри. - Режими на работа на страница 9
- Излезни часовници на страница 10
- Префрлување на референтен часовник на страница 10
- Каскадно PLL-to-PLL на страница 11
- IOPLL Intel FPGA IP Core Упатство за корисникот Архиви на страница 12
Обезбедува листа на кориснички водичи за претходните верзии на јадрото IOPLL Intel FPGA IP.
Семејна поддршка на уредот
Јадрото IOPLL IP ги поддржува само семејствата на уреди Intel Arria 10 и Intel Cyclone 10 GX.
Основни параметри на IP IOPLL
Уредувачот на основни параметри на IOPLL IP се појавува во категоријата PLL на каталогот IP.
| Параметар | Правна вредност | Опис |
| Семејство на уреди | Intel Arria 10, Интел
Циклон 10 GX |
Го одредува семејството на уреди. |
| Компонента | — | Го одредува насочениот уред. |
| Одделение за брзина | — | Го одредува степенот на брзина за насочен уред. |
| PLL режим | Цел број-Н PLL | Го одредува режимот што се користи за јадрото IOPLL IP. Единствениот правен избор е Цел број-N PLL. Ако ви треба фракционо PLL, мора да го користите јадрото fPLL Intel Arria 10/Cyclone 10 FPGA IP. |
| Фреквенција на референтен часовник | — | Ја одредува влезната фреквенција за влезниот часовник, refclk, во MHz. Стандардната вредност е 100.0 MHz. Минималната и максималната вредност зависат од избраниот уред. |
| Овозможи заклучена излезна порта | Вклучи или Исклучи | Вклучете за да ја овозможите заклучената порта. |
| Овозможете ги параметрите на физичкиот излезен часовник | Вклучи или Исклучи | Вклучете за да внесете физички параметри на бројачот на PLL наместо да ја одредувате саканата фреквенција на излезниот часовник. |
| Режим на работа | директно, надворешен фидбек, нормално, извор синхрони, бафер со нула одложување, или lvds | Ја одредува работата на PLL. Стандардната операција е директно
режим. • Ако го изберете директно режим, PLL ја минимизира должината на патеката за повратни информации за да произведе најмал можен треперење на излезот PLL. Излезите на внатрешен и надворешен такт на PLL се фазно поместени во однос на влезот на часовникот PLL. Во овој режим, PLL не компензира за ниту една часовна мрежа. • Ако го изберете нормално режим, PLL компензира за доцнењето на внатрешната такт-мрежа што се користи од излезот на часовникот. Ако PLL се користи и за придвижување на надворешен излезен пин на часовникот, се јавува соодветно фазно поместување на сигналот на излезниот пин. • Ако го изберете извор синхрони режим, доцнењето на часовникот од пин до влезен/излезен регистар се совпаѓа со доцнењето на податоците од пин до влезен/излезен регистар. • Ако го изберете надворешен фидбек режим, мора да ја поврзете влезната порта fbclk со влезен пин. Врската на ниво на табла мора да ги поврзе и влезната игла и надворешната излезна порта на часовникот, fboutclk. Приклучокот за fbclk е усогласен со влезниот часовник. • Ако го изберете бафер со нула одложување режим, PLL мора да напојува надворешен излезен игла на часовникот и да компензира за доцнењето воведено од тој пин. Сигналот забележан на пинот е синхронизиран со влезниот часовник. Излезот на часовникот PLL се поврзува со портата altbidir и го придвижува zdbfbclk како излезна порта. Ако PLL ја придвижува и внатрешната мрежа на часовникот, се случува соодветно фазно поместување на таа мрежа. • Ако го изберете lvds режим, се одржуваат истите податоци и тајминг однос на пиновите во внатрешниот регистар за снимање SERDES. Режимот ги компензира доцнењата во мрежата на часовникот LVDS и помеѓу пинот за податоци и пинот за внесување на часовникот до патеките на регистарот за снимање SERDES. |
| Број на часовници | 1–9 | Го одредува бројот на излезни часовници потребни за секој уред во дизајнот на PLL. Бараните поставки за излезна фреквенција, фазно поместување и циклус на работа се прикажани врз основа на бројот на избрани часовници. |
| Наведете VCO фреквенција | Вклучи или Исклучи | Ви овозможува да ја ограничите фреквенцијата на VCO на одредената вредност. Ова е корисно при креирање на PLL за LVDS надворешен режим, или ако се сака специфична големина на чекорот за динамичко поместување на фазата. |
| продолжи… | ||
| Параметар | Правна вредност | Опис |
| Фреквенција на VCO (1) | — | • Кога Овозможете ги параметрите на физичкиот излезен часовник е вклучено- ја прикажува фреквенцијата на VCO врз основа на вредностите за Фреквенција на референтен часовник, Фактор на множење (М-бројач), и Фактор на поделба (N-бројач).
• Кога Овозможете ги параметрите на физичкиот излезен часовник е исклучено - ви овозможува да ја наведете бараната вредност за фреквенцијата на VCO. Стандардната вредност е 600.0 MHz. |
| Дајте глобално име на часовникот | Вклучи или Исклучи | Ви овозможува да го преименувате името на излезниот часовник. |
| Име на часовникот | — | Името на корисничкиот часовник за Synopsis Design Constraints (SDC). |
| Посакувана фреквенција | — | Ја одредува излезната фреквенција на часовникот на соодветната излезна порта за часовник, outclk[], во MHz. Стандардната вредност е 100.0 MHz. Минималните и максималните вредности зависат од употребениот уред. PLL ги чита само бројките во првите шест децимални места. |
| Вистинска фреквенција | — | Ви овозможува да ја изберете вистинската излезна фреквенција на часовникот од списокот на фреквенции што може да се постигнат. Стандардната вредност е најблиската достижна фреквенција до саканата фреквенција. |
| Единици за поместување на фази | ps or степени | Ја одредува единицата за фазно поместување за соодветната излезна порта за часовник,
outclk[], во пикосекунди (ps) или степени. |
| Посакувана фазна смена | — | Ја одредува бараната вредност за фазното поместување. Стандардната вредност е
0 п.с.. |
| Вистинска промена на фазата | — | Ви овозможува да го изберете вистинското фазно поместување од списокот со остварливи вредности за фазно поместување. Стандардната вредност е најблиското достижно фазно поместување до посакуваното фазно поместување. |
| Посакуван циклус на должност | 0.0–100.0 | Ја одредува бараната вредност за работниот циклус. Стандардната вредност е
50.0%. |
| Вистински циклус на должност | — | Ви овозможува да го изберете вистинскиот циклус на работа од списокот со остварливи вредности на работниот циклус. Стандардната вредност е најблискиот работен циклус што може да се постигне до саканиот работен циклус. |
| Фактор на множење (М-бројач)
(2) |
4–511 | Го одредува факторот на множење на М-бројачот.
Правниот опсег на бројачот М е 4–511. Меѓутоа, ограничувањата на минималната законска фреквенција на PFD и максималната законска фреквенција на VCO го ограничуваат опсегот на ефективниот М бројач на 4–160. |
| Фактор на поделба (N-бројач) (2) | 1–511 | Го одредува факторот на делење на N-бројачот.
Правниот опсег на бројачот N е 1–511. Сепак, ограничувањата на минималната законска фреквенција на PFD го ограничуваат ефективниот опсег на бројачот N на 1–80. |
| Фактор на поделба (C-бројач) (2) | 1–511 | Го одредува факторот на поделба за излезниот часовник (C-counter). |
- Овој параметар е достапен само кога е исклучено Овозможи физички излезни параметри на часовникот.
- Овој параметар е достапен само кога е вклучено Овозможи физички излезни параметри на часовникот.
Основни параметри на IP IOPLL - Таб за поставки
Табела 2. Основни параметри на IP IOPLL – Таб
| Параметар | Правна вредност | Опис |
| PLL Пропусен опсег претходно поставено | Ниско, Средно, или Високо | Ја одредува претходно поставената поставка за пропусниот опсег на PLL. Стандардниот избор е
Ниско. |
| Автоматско ресетирање на PLL | Вклучи или Исклучи | Автоматски само-ресетира PLL при губење на заклучувањето. |
| Креирај втор влез clk 'refclk1' | Вклучи или Исклучи | Вклучете за да обезбедите резервен часовник прикачен на вашиот PLL што може да се префрли со вашиот оригинален референтен часовник. |
| Фреквенција на вториот референтен часовник | — | Ја избира фреквенцијата на вториот влезен часовник сигнал. Стандардната вредност е 100.0 MHz. Минималната и максималната вредност зависат од употребениот уред. |
| Направете сигнал „active_clk“ за да го покажете влезниот часовник што се користи | Вклучи или Исклучи | Вклучете за да го креирате излезот activeclk. Излезот activeclk го означува влезниот часовник што го користи PLL. Излезниот сигнал низок означува refclk, а излезниот сигнал висок покажува refclk1. |
| Направете сигнал „clkbad“ за секој влезен часовник | Вклучи или Исклучи | Вклучете за да создадете два излеза clkbad, по еден за секој влезен часовник. Нискиот излезен сигнал покажува дека часовникот работи, а излезниот сигнал висок покажува дека часовникот не работи. |
| Режим на префрлување | Автоматско префрлување, Рачно префрлување, или Автоматско префрлување со рачно префрлање | Го одредува режимот на префрлување за апликација за дизајн. IP поддржува три режими на префрлување:
• Ако го изберете Автоматско префрлување режим, колото PLL го следи избраниот референтен часовник. Ако еден часовник застане, колото автоматски се префрла на резервниот часовник за неколку циклуси на часовникот и ги ажурира статусните сигнали, clkbad и activeclk. • Ако го изберете Рачно префрлување режим, кога контролниот сигнал, extwitch, се менува од логичко високо на логично ниско и останува ниско најмалку три циклуси на часовникот, влезниот часовник се префрла на другиот часовник. Прекинувачот може да се генерира од основната логика на FPGA или влезниот пин. • Ако изберете Автоматско префрлување со рачно префрлање режим, кога сигналот на extswitch е слаб, тој ја поништува функцијата за автоматско префрлување. Сè додека прекинувачот останува низок, понатамошното дејство на префрлување е блокирано. За да го изберете овој режим, вашите два извора на часовникот мора да работат и фреквенцијата на двата часовници не може да се разликува за повеќе од 20%. Ако двата часовници не се на иста фреквенција, но нивната периодична разлика е во рамките на 20%, блокот за откривање загуба на часовникот може да го открие изгубениот часовник. Најверојатно PLL испаѓа од заклучување по префрлањето на влезниот часовник PLL и му треба време повторно да се заклучи. |
| Одложување на префрлување | 0–7 | Додава одредена количина на доцнење на циклусот на процесот на префрлување. Стандардната вредност е 0. |
| Пристап до излезната порта PLL LVDS_CLK/ LOADEN | Оневозможено, Овозможи LVDS_CLK/ LOADEN 0, или
Овозможи LVDS_CLK/ LOADEN 0 & 1 |
Изберете Овозможете LVDS_CLK/LOADEN 0 or Овозможете LVDS_CLK/ LOADEN 0 и 1 за да се овозможи PLL lvds_clk или вчитана излезна порта. Го овозможува овој параметар во случај PLL да нахрани блок LVDS SERDES со надворешен PLL.
При користење на I/O PLL outclk портите со LVDS порти, outclk[0..3] се користат за портите lvds_clk[0,1] и loaden[0,1], outclk4 може да се користи за портите coreclk. |
| Овозможете пристап до излезната порта PLL DPA | Вклучи или Исклучи | Вклучете за да ја овозможите излезната порта PLL DPA. |
| продолжи… | ||
| Параметар | Правна вредност | Опис |
| Овозможете пристап до излезната порта за надворешен часовник PLL | Вклучи или Исклучи | Вклучете за да ја овозможите излезната порта за надворешен часовник PLL. |
| Одредува кој outclk да се користи како извор extclk_out[0] | C0 – C8 | Ја одредува портата outclk што ќе се користи како извор extclk_out[0]. |
| Одредува кој outclk да се користи како извор extclk_out[1] | C0 – C8 | Ја одредува портата outclk што ќе се користи како извор extclk_out[1]. |
Каскадно таб
Табела 3. Основни параметри на IP IOPLL – Каскадна таб3
| Параметар | Правна вредност | Опис |
| Направете сигнал за „каскадно излегување“ за да се поврзете со низводно PLL | Вклучи или Исклучи | Вклучете за да ја креирате портата cascade_out, што покажува дека овој PLL е извор и се поврзува со дестинација (долуводно) PLL. |
| Одредува кој излез ќе се користи како каскаден извор | 0–8 | Го одредува каскадниот извор. |
| Создадете adjplin или cclk сигнал за да се поврзете со upstream PLL | Вклучи или Исклучи | Вклучете за да креирате влезна порта, што покажува дека овој PLL е дестинација и се поврзува со извор (нагорно) PLL. |
Таб за динамичка реконфигурација
Табела 4. Основни параметри на IP IOPLL – Таб за динамичка реконфигурација
| Параметар | Правна вредност | Опис |
| Овозможете динамичка реконфигурација на PLL | Вклучи или Исклучи | Вклучете ја овозможената динамичка реконфигурација на овој PLL (во врска со PLL Reconfig Intel FPGA IP јадрото). |
| Овозможете пристап до портите за динамично поместување фази | Вклучи или Исклучи | Вклучете го интерфејсот за динамичко поместување фаза со PLL. |
| Опција за генерирање MIF (3) | Генерирајте Нов MIF File, Додадете конфигурација на постојниот MIF File, и Креирај MIF File за време на генерирање на IP | Или креирајте нов .mif file што ја содржи тековната конфигурација на I/O PLL или додадете ја оваа конфигурација на постоечка .mif file. Можете да го користите овој .mif file за време на динамичката реконфигурација за повторно да го конфигурирате I/O PLL на неговите тековни поставки. |
| Патека до новиот MIF file (4) | — | Внесете ја локацијата и file име на новиот .миф file да се создаде. |
| Патека до постоечки MIF file (5) | — | Внесете ја локацијата и file име на постоечката .миф file имате намера да додадете на. |
| продолжи… | ||
- Овој параметар е достапен само кога е вклучено Овозможи динамичка реконфигурација на PLL.
- Овој параметар е достапен само кога се генерира нов MIF File е избрана како генерација на MIF
Опција.Параметар Правна вредност Опис Овозможете динамичко поместување фаза за проследување MIF (3) Вклучи или Исклучи Вклучете за да ги зачувате својствата на динамичко поместување на фаза за реконфигурација на PLL. Избор на бројач на DPS (6) C0-C8, Сите Ц, or M
Го избира бројачот за динамично фазно поместување. M е бројач за повратни информации и C е бројачи по скалата. Број на динамички фазни поместувања (6) 1–7 Го избира бројот на зголемувања на фазното поместување. Големината на еднофазното поместување е еднаква на 1/8 од периодот на VCO. Стандардната вредност е 1. Динамична насока на поместување на фазата (6) Позитивни or Негативни
Ја одредува насоката на динамичко поместување на фазата за складирање во PLL MIF. - Овој параметар е достапен само кога се додава конфигурација на постоечки MIF File е избрана како Опција за генерирање на MIF
Основни параметри на IP IOPLL – Таб за напредни параметри
Табела 5. Основни параметри на IOPLL IP – Напредни параметри Таб
| Параметар | Правна вредност | Опис |
| Напредни параметри | — | Прикажува табела со физички поставки за PLL што ќе се имплементираат врз основа на вашиот влез. |
Функционален опис
- I/O PLL е систем за контрола на фреквенцијата кој генерира излезен часовник преку синхронизирање со влезен часовник. PLL ја споредува фазната разлика помеѓу влезниот и излезниот сигнал на волtagе-контролиран осцилатор (VCO) и потоа врши фазна синхронизација за одржување на константен фазен агол (заклучување) на фреквенцијата на влезниот или референтниот сигнал. Синхронизацијата или негативната повратна врска на системот го принудува PLL да биде фазен заклучен.
- Можете да ги конфигурирате PLL како множители на фреквенција, делители, демодулатори, генератори за следење или кола за обновување на часовникот. Можете да користите PLL за да генерирате стабилни фреквенции, да закрепнете сигнали од бучен комуникациски канал или да дистрибуирате сигнали на часовникот низ вашиот дизајн.
Градежни блокови на PLL
Главните блокови на I/O PLL се фазен детектор за фреквенција (PFD), пумпа за полнење, филтер за јамка, VCO и бројачи, како што се бројач за повратни информации (M), бројач за пред-скала (N) и пост- бројачи на вага (C). Архитектурата на PLL зависи од уредот што го користите во вашиот дизајн.
Овој параметар е достапен само кога е вклучено Овозможи динамичко поместување фаза за пренос на MIF.
Типична I/O PLL архитектура
- Следниве термини најчесто се користат за да се опише однесувањето на PLL:
Време на заклучување на PLL - познато и како време на стекнување на PLL. Времето на заклучување на PLL е време за PLL да ја достигне целната фреквенција и фазна врска по вклучувањето, по програмираната промена на излезната фреквенција или по ресетирањето на PLL. Забелешка: Софтверот за симулација не моделира реално време за заклучување на PLL. Симулацијата покажува нереално брзо време на заклучување. За точното време на заклучување, погледнете го листот со податоци на уредот. - PLL резолуција - минималната вредност на зголемување на фреквенцијата на PLL VCO. Бројот на битови во бројачите M и N ја одредува вредноста на резолуцијата на PLL.
- PLL сampстапката - FREF sampЛинг фреквенција потребна за извршување на корекција на фаза и фреквенција во PLL. На PLL сampстапката е fREF /N.
PLL Заклучување
Заклучувањето на PLL зависи од двата влезни сигнали во детекторот за фазна фреквенција. Сигналот за заклучување е асинхрон излез на PLL. Бројот на циклуси потребни за портирање на сигналот за заклучување зависи од влезниот часовник на PLL кој го отчукува колото со затворена брава. Поделете го максималното време на заклучување на PLL со периодот на влезниот часовник PLL за да го пресметате бројот на циклуси на часовникот потребни за портирање на сигналот за заклучување.
Режими на работа
Јадрото IOPLL IP поддржува шест различни режими на повратни информации за часовникот. Секој режим овозможува множење и делење на часовникот, поместување фази и програмирање на работниот циклус.
Излезни часовници
- Јадрото IOPLL IP може да генерира до девет излезни сигнали на часовникот. Генерираните излезни сигнали на часовникот го тактираат јадрото или надворешните блокови надвор од јадрото.
- Можете да го користите сигналот за ресетирање за да ја ресетирате вредноста на излезниот часовник на 0 и да ги оневозможите излезните часовници на PLL.
- Секој излезен часовник има збир на барани поставки каде што можете да ги наведете саканите вредности за излезната фреквенција, фазното поместување и работниот циклус. Посакуваните поставки се поставките што сакате да ги имплементирате во вашиот дизајн.
- Вистинските вредности за фреквенцијата, фазното поместување и работниот циклус се најблиските поставки (најдобра приближна од саканите поставки) што може да се имплементираат во колото PLL.
Префрлување на референтен часовник
Функцијата за префрлување на референтниот часовник му овозможува на PLL да се префрла помеѓу два референтни влезни часовници. Користете ја оваа одлика за вишок на часовник или за апликација домен со двоен часовник, како на пример во систем. Системот може да вклучи непотребен часовник ако примарниот часовник престане да работи.
Користејќи ја функцијата за префрлување на референтниот часовник, можете да ја одредите фреквенцијата за вториот влезен часовник и да го изберете режимот и доцнењето за префрлувањето.
Блокот за откривање губење на часовникот и префрлање на референтен часовник ги има следните функции:
- Го следи статусот на референтниот часовник. Ако референтниот часовник не успее, часовникот автоматски се префрла на резервен влезен извор на часовникот. Часовникот го ажурира статусот на сигналите clkbad и activeclk за да го предупреди настанот.
- Го префрла референтниот часовник напред-назад помеѓу две различни фреквенции. Користете го сигналот на прекинувачот за рачно да го контролирате дејството на прекинувачот. Откако ќе се случи префрлување, PLL може привремено да го изгуби заклучувањето и да помине низ процесот на пресметка.
Каскадно PLL-to-PLL
Ако каскадирате PLL во вашиот дизајн, изворниот (нагорно) PLL мора да има поставка за низок пропусен опсег, додека дестинацијата (долуводно) PLL мора да има поставка за висок пропусен опсег. За време на каскадирањето, излезот на изворниот PLL служи како референтен часовник (влез) на дестинацијата PLL. Поставките за пропусниот опсег на каскадните PLL мора да бидат различни. Ако поставките за пропусниот опсег на каскадните PLL се исти, каскадните PLL може да ampго лификува фазниот шум на одредени фреквенции. Адјпллин-влезниот такт извор се користи за меѓукаскадирање помеѓу фракционите PLL кои можат да се скршат.
Пристаништа
Табела 6. Основни порти на IP IOPLL
| Параметар | Тип | Состојба | Опис |
| рефлектирај | Влез | Задолжително | Изворот на референтниот часовник што го придвижува I/O PLL. |
| прво | Влез | Задолжително | Асинхроната порта за ресетирање за излезните часовници. Возете ја оваа порта високо за да ги ресетирате сите излезни часовници на вредноста од 0. Мора да ја поврзете оваа порта со контролниот сигнал на корисникот. |
| fbclk | Влез | Факултативно | Надворешниот влезен приклучок за повратни информации за I/O PLL.
Јадрото IOPLL IP ја создава оваа порта кога I/O PLL работи во режим на надворешна повратна информација или режим на бафер со нула одложување. За да се заврши циклусот за повратни информации, врската на ниво на табла мора да ги поврзе портата fbclk и излезната порта за надворешниот часовник на I/O PLL. |
| fboutclk | Излез | Факултативно | Портата што ја напојува портата fbclk преку мимичкото коло.
Приклучокот fboutclk е достапен само ако I/O PLL е во режим на надворешна повратна информација. |
| zdbfbclk | Бидренцеционен | Факултативно | Двонасочна порта што се поврзува со мимичкото коло. Оваа порта мора да се поврзе со двонасочна игла што е поставена на посветената излезна игла за позитивни повратни информации на I/O PLL.
Портата zdbfbclk е достапна само ако I/O PLL е во режим на бафер со нула доцнење. За да избегнете рефлексија на сигналот кога користите тампон режим со нула доцнење, не ставајте траги од таблата на двонасочниот влез/излезен пин. |
| заклучен | Излез | Факултативно | Јадрото на IOPLL IP ја движи оваа порта високо кога PLL ќе се заклучи. Портата останува висока се додека IOPLL е заклучен. I/O PLL ја потврдува заклучената порта кога фазите и фреквенциите на референтниот часовник и часовникот за повратни информации се |
| продолжи… | |||
| Параметар | Тип | Состојба | Опис |
| исто или во рамките на толеранцијата на колото за заклучување. Кога разликата помеѓу двата сигнали на часовникот ја надминува толеранцијата на колото за заклучување, I/O PLL го губи блокирањето. | |||
| refclk1 | Влез | Факултативно | Втор референтен извор на часовник што ја придвижува функцијата I/O PLL за префрлување на часовникот. |
| исклучувач | Влез | Факултативно | Поставете го сигналот на прекинувачот ниско (1'b0) најмалку 3 циклуси на часовникот за рачно да го префрлите часовникот. |
| activeclk | Излез | Факултативно | Излезен сигнал за означување кој извор на референтен часовник се користи од I/O PLL. |
| clkbad | Излез | Факултативно | Излезен сигнал кој покажува дека статусот на изворот на референтниот часовник е добар или лош. |
| cascade_out | Излез | Факултативно | Излезен сигнал кој се внесува во низводно I/O PLL. |
| adjplin | Влез | Факултативно | Влезен сигнал кој се напојува од нагорно I/O PLL. |
| outclk_[] | Излез | Факултативно | Излезен часовник од I/O PLL. |
IOPLL Intel FPGA IP Core Упатство за корисникот Архиви
Ако не е наведена верзија на основната IP IP, се применува упатството за корисникот за претходната верзија на основната IP
| IP Core верзија | Упатство за употреба |
| 17.0 | Корисничко упатство за јамка заклучена фаза Altera I/O (Altera IOPLL) IP Core |
| 16.1 | Корисничко упатство за јамка заклучена фаза Altera I/O (Altera IOPLL) IP Core |
| 16.0 | Корисничко упатство за јамка заклучена фаза Altera I/O (Altera IOPLL) IP Core |
| 15.0 | Корисничко упатство за јамка заклучена фаза Altera I/O (Altera IOPLL) IP Core |
Историја на ревизии на документи за корисничко упатство за IOPLL Intel FPGA IP Core
| Верзија на документ | Интел Квартус® Примарна верзија | Промени |
| 2019.06.24 | 18.1 | Ажуриран е описот за посветени влезови на часовникот во Типична I/O PLL архитектура дијаграм. |
| 2019.01.03 | 18.1 | • Ажурирано на Пристап до излезната порта PLL LVDS_CLK/LOADEN
параметар во Основни параметри на IP IOPLL - Таб за поставки маса. • Го ажурираше описот за портата zdbfbclk во IOPLL IP Основни пристаништа маса. |
| 2018.09.28 | 18.1 | • Поправен опис за extswitch во IOPLL IP Основни пристаништа
маса. • Преименувани следниве IP-јадра според ребрендирањето на Intel: — Променет Altera IOPLL IP јадро во IOPLL Intel FPGA IP јадро. — Променет Altera PLL Reconfig IP јадро во PLL Reconfig Intel FPGA IP јадро. — Променет Arria 10 FPLL IP јадро во fPLL Intel Arria 10/Cyclone 10 FPGA IP јадро. |
| Датум | Верзија | Промени |
| јуни 2017 година | 2017.06.16 | • Додадена е поддршка за уредите Intel Cyclone 10 GX.
• Ребрендиран како Интел. |
| декември 2016 година | 2016.12.05 | Ажуриран опис на првата порта на IP-јадрото. |
| јуни 2016 година | 2016.06.23 | • Ажурирани основни параметри на IP – Табела на картичката „Поставки“.
— Ажуриран е описот за рачно префрлување и автоматско префрлување со параметри за рачно префрлување. Контролниот сигнал за префрлување на часовникот е активен слаб. — Ажуриран е описот за параметарот Switchover Delay. • Дефинирани M и C бројачи за параметарот DPS Counter Selection во IP Core Parameters – Табела за динамичка реконфигурација. • Го смени името на портата за префрлување на часовникот од прекинувач во extswitch во дијаграмот на Typical I/O PLL Architecture. |
| мај 2016 година | 2016.05.02 | Ажурирани параметри на јадрото на IP – Табела на картичката за динамичка реконфигурација. |
| мај 2015 година | 2015.05.04 | Ажуриран е описот за Овозможи пристап до параметарот на излезната порта PLL LVDS_CLK/LOADEN во табела за јадрени параметри на IP – табела за поставки. Додадена е врска до интерфејсот за сигнал помеѓу Altera IOPLL и Altera LVDS SERDES IP Cores табелата во I/O и High Speed I/O во поглавјето Arria 10 Devices. |
| август 2014 година | 2014.08.18 | Почетно ослободување. |
Документи / ресурси
 |
Intel UG-01155 IOPLL FPGA IP Core [pdf] Упатство за корисникот UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core |
