intel UG-01155 IOPLL FPGA IP үндсэн хэрэглэгчийн гарын авлага

PLL каскадын горимд дээд талын PLL-тэй холбогдохын тулд зэргэлдээх PLL (adjpllin) оролтыг дэмждэг.
Санах ойн эхлэлийг бий болгодог File (.mif) ба PLL dynamicVreconfiguration-г зөвшөөрдөг.

PLL динамик фазын шилжилтийг дэмждэг.

Холбогдох мэдээлэл

Intel FPGA IP цөмүүдийн танилцуулга
Intel FPGA IP цөм болон параметр засварлагчийн талаар нэмэлт мэдээлэл өгнө.
Үйлдлийн горимууд 9-р хуудас

10-р хуудасны гаралтын цаг
10-р хуудасны цагийн шилжилтийн лавлагаа

11-р хуудасны PLL-to-PLL каскад
IOPLL Intel FPGA IP үндсэн хэрэглэгчийн гарын авлагын архив 12-р хуудас

IOPLL Intel FPGA IP цөмийн өмнөх хувилбаруудын хэрэглэгчийн гарын авлагын жагсаалтыг өгдөг.

Төхөөрөмжийн гэр бүлийн дэмжлэг

IOPLL IP цөм нь зөвхөн Intel Arria 10 болон Intel Cyclone 10 GX төхөөрөмжийн гэр бүлийг дэмждэг.

IOPLL IP үндсэн параметрүүд

IOPLL IP үндсэн параметр засварлагч нь IP каталогийн PLL ангилалд харагдана.

Параметр	Хууль эрх зүйн үнэ цэнэ	Тодорхойлолт
Төхөөрөмжийн гэр бүл	Intel Arria 10, Intel Циклон 10 GX	Төхөөрөмжийн гэр бүлийг заана.
Бүрэлдэхүүн хэсэг	—	Зорилтот төхөөрөмжийг зааж өгнө.
Хурдны зэрэг	—	Зорилтот төхөөрөмжийн хурдны зэрэглэлийг заана.
PLL горим	Бүхэл тоо-N PLL	IOPLL IP цөмд ашиглагдах горимыг заана. Хуулийн цорын ганц сонголт Бүхэл тоо-N PLL. Хэрэв танд бутархай PLL хэрэгтэй бол та fPLL Intel Arria 10/Cyclone 10 FPGA IP цөмийг ашиглах ёстой.
Лавлах цагийн давтамж	—	Оролтын цагны оролтын давтамжийг МГц-ээр зааж өгнө. Анхдагч утга нь 100.0 МГц. Хамгийн бага ба хамгийн их утга нь сонгосон төхөөрөмжөөс хамаарна.
Түгжигдсэн гаралтын портыг идэвхжүүлнэ	Асаах эсвэл унтраах	Түгжигдсэн портыг идэвхжүүлэхийн тулд асаана уу.
Физик гаралтын цагийн параметрүүдийг идэвхжүүлнэ	Асаах эсвэл унтраах	Хүссэн гаралтын давтамжийг зааж өгөхийн оронд физик PLL тоолуурын параметрүүдийг оруулахын тулд асаана уу.
Үйлдлийн горим	шууд, гадаад санал хүсэлт, хэвийн, синхрон эх сурвалж, тэг саатал буфер, эсвэл lvds	PLL-ийн ажиллагааг тодорхойлдог. Анхдагч үйлдэл нь шууд горим. • Хэрэв та сонговол шууд горимд PLL нь PLL гаралт дээр хамгийн бага чичиргээ үүсгэхийн тулд санал хүсэлтийн замын уртыг багасгадаг. PLL-ийн дотоод цаг ба гадаад цагийн гаралт нь PLL цагны оролттой холбоотойгоор үе шаттайгаар шилждэг. Энэ горимд PLL нь цагны сүлжээг нөхдөггүй. • Хэрэв та сонговол хэвийн горимд PLL нь цагны гаралтад ашигладаг дотоод цагны сүлжээний саатлыг нөхдөг. Хэрэв PLL нь гадаад цагны гаралтын зүүг удирдахад ашиглагддаг бол гаралтын зүү дээрх дохионы харгалзах фазын шилжилт үүснэ. • Хэрэв та сонговол синхрон эх сурвалж горимд оролт гаралтын регистрийн зүү хүртэлх саатал нь пинээс оролт гаралтын бүртгэл хүртэлх өгөгдлийн сааталтай таарч байна. • Хэрэв та сонговол гадаад санал хүсэлт горимд та fbclk оролтын портыг оролтын зүү рүү холбох ёстой. Самбарын түвшний холболт нь оролтын зүү болон гадаад цагийн гаралтын порт болох fboutclk-ийг хоёуланг нь холбох ёстой. fbclk порт нь оролтын цагтай нийцдэг. • Хэрэв та сонговол тэг саатал буфер горимд PLL нь гадаад цагийн гаралтын зүүг тэжээж, уг зүүгээр үүсгэсэн саатлыг нөхөх ёстой. Зүү дээр ажиглагдсан дохио нь оролтын цагтай синхрончлогддог. PLL цагийн гаралт нь altbidir порттой холбогдож zdbfbclk-г гаралтын порт болгон хөтлүүлдэг. Хэрэв PLL нь дотоод цагны сүлжээг жолооддог бол тухайн сүлжээний тохирох фазын шилжилт үүснэ. • Хэрэв та сонговол lvds горимд, SERDES-ийн дотоод бичлэгийн бүртгэл дэх тээглүүрүүдийн ижил өгөгдөл, цаг хугацааны хамаарал хадгалагдана. Энэ горим нь LVDS цагны сүлжээ болон өгөгдлийн зүү болон цагны оролтын зүү хооронд SERDES барих бүртгэлийн замуудын саатлыг нөхдөг.
Цагийн тоо	1–9	PLL загварт төхөөрөмж тус бүрд шаардагдах гаралтын цагийн тоог заана. Сонгосон цагийн тоонд үндэслэн гаралтын давтамж, фазын шилжилт, ажлын мөчлөгийн хүссэн тохиргоог харуулав.
VCO давтамжийг зааж өгнө үү	Асаах эсвэл унтраах	VCO давтамжийг заасан утгад хязгаарлах боломжийг танд олгоно. Энэ нь LVDS гадаад горимд зориулсан PLL үүсгэх эсвэл тодорхой динамик фазын шилжилтийн алхамын хэмжээг хүссэн тохиолдолд хэрэг болно.
*үргэлжилсэн…*

Параметр	Хууль эрх зүйн үнэ цэнэ	Тодорхойлолт
VCO давтамж (1)	—	• Хэзээ Физик гаралтын цагийн параметрүүдийг идэвхжүүлнэ асаалттай— утгууд дээр үндэслэн VCO давтамжийг харуулна Лавлах цагийн давтамж, Үржүүлэх хүчин зүйл (M-Counter), ба Хуваах хүчин зүйл (N-тоолуур). • Хэзээ Физик гаралтын цагийн параметрүүдийг идэвхжүүлнэ унтраасан— VCO давтамжийн хүссэн утгыг зааж өгөх боломжийг танд олгоно. Анхдагч утга нь 600.0 МГц.
Цагны дэлхийн нэрийг өгнө үү	Асаах эсвэл унтраах	Гаралтын цагийн нэрийг өөрчлөх боломжийг танд олгоно.
Цагийн нэр	—	Synopsis Design Constraints (SDC)-ийн хэрэглэгчийн цагийн нэр.
Хүссэн давтамж	—	Харгалзах гаралтын цагны портын гаралтын цагийн давтамжийг МГц-ээр тодорхойлно. Анхдагч утга нь 100.0 МГц. Хамгийн бага ба хамгийн их утга нь ашигласан төхөөрөмжөөс хамаарна. PLL нь зөвхөн эхний зургаан аравтын орон дахь тоог уншдаг.
Бодит давтамж	—	Боломжтой давтамжийн жагсаалтаас гаралтын бодит цагийн давтамжийг сонгох боломжийг танд олгоно. Өгөгдмөл утга нь хүссэн давтамжтай хамгийн ойр хүрч болох давтамж юм.
Фазын шилжилтийн нэгжүүд	ps or градус	Харгалзах гаралтын портын фазын шилжилтийн нэгжийг зааж өгнө. outclk[], пикосекунд (ps) эсвэл градусаар.
Хүссэн фазын шилжилт	—	Фазын шилжилтийн хүссэн утгыг зааж өгнө. Анхдагч утга нь 0ps.
Бодит фазын шилжилт	—	Боломжит фазын шилжилтийн утгуудын жагсаалтаас бодит фазын шилжилтийг сонгох боломжийг танд олгоно. Өгөгдмөл утга нь хүссэн фазын шилжилт рүү хамгийн ойр хүрч болох фазын шилжилт юм.
Хүссэн ажлын мөчлөг	0.0–100.0	Ажлын мөчлөгийн хүссэн утгыг зааж өгнө. Анхдагч утга нь 50.0%.
Бодит ажлын мөчлөг	—	Хүрэх боломжтой ажлын мөчлөгийн утгуудын жагсаалтаас бодит ажлын мөчлөгийг сонгох боломжийг танд олгоно. Өгөгдмөл утга нь хүссэн ажлын мөчлөгт хүрэх хамгийн ойрын ажлын мөчлөг юм.
Үржүүлэх хүчин зүйл (M-Counter) (2)	4–511	M-тоолуурын үржүүлэх хүчин зүйлийг заана. M тоолуурын хууль ёсны хүрээ нь 4–511 байна. Гэсэн хэдий ч, PFD-ийн хамгийн бага хууль ёсны давтамж болон хууль ёсны VCO давтамжийн дээд хязгаарын хязгаарлалт нь M тоолуурын үр дүнтэй хүрээг 4-160 хүртэл хязгаарладаг.
Хуваах хүчин зүйл (N-тоолуур) (2)	1–511	N-тоолуурын хуваах хүчин зүйлийг заана. N тоологчийн хууль ёсны хүрээ нь 1–511 байна. Гэсэн хэдий ч PFD-ийн хамгийн бага давтамжийн хууль ёсны хязгаарлалт нь N тоолуурын үр дүнтэй хүрээг 1-80 хүртэл хязгаарладаг.
Хуваах хүчин зүйл (C-Counter) (2)	1–511	Гаралтын цагийн хуваах хүчин зүйлийг (C-counter) зааж өгнө.

Энэ параметрийг зөвхөн физик гаралтын цагийн параметрүүдийг идэвхжүүлэх унтраалттай үед ашиглах боломжтой.

Энэ параметрийг зөвхөн физик гаралтын цагийн параметрүүдийг идэвхжүүлэх үед ашиглах боломжтой.

IOPLL IP үндсэн параметрүүд - Тохиргоо таб

Хүснэгт 2. IOPLL IP үндсэн параметрүүд – Тохиргоо таб

Параметр	Хууль эрх зүйн үнэ цэнэ	Тодорхойлолт
PLL зурвасын өргөнийг урьдчилан тохируулсан	Бага, Дунд зэрэг, эсвэл Өндөр	PLL зурвасын өргөнийг урьдчилан тохируулсан тохиргоог заана. Анхдагч сонголт нь Бага.
PLL автоматаар дахин тохируулах	Асаах эсвэл унтраах	Түгжээ алдагдсан тохиолдолд PLL-ийг автоматаар өөрөө сэргээнэ.
Хоёрдахь оролт clk 'refclk1' үүсгэх	Асаах эсвэл унтраах	PLL-д хавсаргасан нөөц цагийг өгөхийн тулд асаана уу.
Хоёр дахь лавлах цагийн давтамж	—	Хоёр дахь оролтын цагийн дохионы давтамжийг сонгоно. Анхдагч утга нь 100.0 МГц. Хамгийн бага ба хамгийн их утга нь ашигласан төхөөрөмжөөс хамаарна.
Ашиглаж буй оролтын цагийг зааж өгөх "active_clk" дохиог үүсгэ	Асаах эсвэл унтраах	Activeclk гаралтыг үүсгэхийн тулд асаана уу. Activeclk гаралт нь PLL-д ашиглагдаж буй оролтын цагийг заана. Гаралтын дохио бага байвал refclk, гаралтын дохио өндөр бол refclk1-ийг илтгэнэ.
Оролтын цаг бүрт "clkbad" дохио үүсгэ	Асаах эсвэл унтраах	Оролтын цаг тус бүрт нэг гаралт бүхий хоёр clkbad гаралтыг үүсгэхийн тулд асаана уу. Гаралтын дохио бага байвал цаг ажиллаж байгааг, гаралтын дохио өндөр байвал цаг ажиллахгүй байгааг илтгэнэ.
Шилжүүлэх горим	Автомат шилжих, Гараар шилжих, эсвэл Гарын авлагатай автомат шилжүүлэлт	Дизайн програмын шилжих горимыг зааж өгнө. IP нь гурван шилжих горимыг дэмждэг: • Хэрэв та сонговол Автомат шилжих горимд PLL хэлхээ нь сонгосон лавлах цагийг хянадаг. Хэрэв нэг цаг зогсвол хэлхээ нь хэд хэдэн цагийн мөчлөгөөр автоматаар нөөц цаг руу шилжиж, clkbad болон activeclk статусын дохиог шинэчилдэг. • Хэрэв та сонговол Гараар шилжих горимд, удирдлагын дохио, унтраалга, логик өндөрөөс доод логик руу шилжиж, дор хаяж гурван цагийн мөчлөгийн турш бага байх үед оролтын цаг нөгөө цаг руу шилждэг. Extswitch нь FPGA үндсэн логик эсвэл оролтын зүүгээр үүсгэгдэж болно. • Хэрэв та сонгосон бол Гарын авлагатай автомат шилжүүлэлт горим, унтраах дохио бага байх үед энэ нь автомат унтраалга функцийг хүчингүй болгодог. Сул унтраагч бага хэвээр байвал цаашдын шилжих үйлдлийг блоклодог. Энэ горимыг сонгохын тулд таны хоёр цагийн эх үүсвэр ажиллаж байх ёстой бөгөөд хоёр цагийн давтамж нь 20%-иас илүү ялгаатай байж болохгүй. Хэрэв хоёр цаг ижил давтамжтай биш боловч тэдгээрийн хугацааны зөрүү 20% дотор байвал цаг алдагдлыг илрүүлэх блок алдагдсан цагийг илрүүлж чадна. PLL цагны оролтын шилжилтийн дараа PLL түгжигдэхээ больсон бөгөөд дахин түгжих хугацаа шаардлагатай.
Шилжилтийн саатал	0–7	Шилжих процесст тодорхой хэмжээний мөчлөгийн саатал нэмнэ. Өгөгдмөл утга нь 0 байна.
PLL LVDS_CLK/LOADEN гаралтын порт руу нэвтрэх	Идэвхгүй, LVDS_CLK/-г идэвхжүүлэх 0 АЧАХ, эсвэл LVDS_CLK/-г идэвхжүүлэх 0 & АЧААХ 1	Сонго LVDS_CLK/LOADEN 0-г идэвхжүүлнэ or LVDS_CLK/ LOADEN 0 & 1-ийг идэвхжүүлнэ PLL lvds_clk эсвэл ачаалах гаралтын портыг идэвхжүүлэхийн тулд. PLL нь LVDS SERDES блокыг гадаад PLL-ээр тэжээх тохиолдолд энэ параметрийг идэвхжүүлнэ. I/O PLL outclk портуудыг LVDS порттой ашиглах үед outclk[0..3] нь lvds_clk[0,1] болон loaden[0,1] портуудад ашиглагддаг бол outclk4 нь coreclk портуудад ашиглагдаж болно.
PLL DPA гаралтын порт руу нэвтрэхийг идэвхжүүлнэ	Асаах эсвэл унтраах	PLL DPA гаралтын портыг идэвхжүүлэхийн тулд асаана уу.
*үргэлжилсэн…*

Параметр	Хууль эрх зүйн үнэ цэнэ	Тодорхойлолт
PLL гадаад цагийн гаралтын порт руу нэвтрэхийг идэвхжүүлнэ	Асаах эсвэл унтраах	PLL гадаад цагийн гаралтын портыг идэвхжүүлэхийн тулд асаана уу.
Аль outclk-ийг extclk_out[0] эх сурвалж болгон ашиглахыг зааж өгнө	C0 – C8	extclk_out[0] эх үүсвэр болгон ашиглах outclk портыг зааж өгнө.
Аль outclk-ийг extclk_out[1] эх сурвалж болгон ашиглахыг зааж өгнө	C0 – C8	extclk_out[1] эх үүсвэр болгон ашиглах outclk портыг зааж өгнө.

Каскадын таб

Хүснэгт 3. IOPLL IP үндсэн параметрүүд – Cascading Tab3

Параметр	Хууль эрх зүйн үнэ цэнэ	Тодорхойлолт
Доод урсгалын PLL-тэй холбогдохын тулд "cascade out" дохиог үүсгэ	Асаах эсвэл унтраах	Cascade_out портыг үүсгэхийн тулд асаана уу, энэ нь PLL нь эх сурвалж бөгөөд очих (доод урсгал) PLL-тэй холбогддог болохыг харуулж байна.
Аль outcl-ийг каскадын эх үүсвэр болгон ашиглахыг зааж өгнө	0–8	Каскадын эх сурвалжийг зааж өгнө.
Дээд талын PLL-тэй холбогдохын тулд adjpllin эсвэл cclk дохио үүсгэнэ үү	Асаах эсвэл унтраах	Оролтын порт үүсгэхийн тулд асаана уу, энэ нь PLL нь очих газар бөгөөд эх үүсвэр (дээд урсгал) PLL-тэй холбогддог.

Динамик дахин тохируулах таб

Хүснэгт 4. IOPLL IP үндсэн параметрүүд – Динамик дахин тохируулах таб

Параметр	Хууль эрх зүйн үнэ цэнэ	Тодорхойлолт
PLL-ийн динамик дахин тохируулгыг идэвхжүүлэх	Асаах эсвэл унтраах	Энэ PLL-ийн динамик тохиргоог идэвхжүүлнэ үү (PLL Reconfig Intel FPGA IP цөмтэй хамт).
Динамик фазын шилжилтийн портуудад хандах боломжийг идэвхжүүлнэ	Асаах эсвэл унтраах	PLL-тэй динамик фазын шилжилтийн интерфейсийг идэвхжүүлнэ үү.
MIF үүсгэх сонголт (3)	Үүсгэх Шинэ MIF File, Одоо байгаа MIF-д тохиргоо нэмнэ үү File, ба MIF үүсгэх File IP үүсгэх үед	Шинэ .mif үүсгэнэ үү file I/O PLL-ийн одоогийн тохиргоог агуулсан эсвэл одоо байгаа .mif-д энэ тохиргоог нэмнэ үү. file. Та үүнийг .mif ашиглаж болно file динамик дахин тохируулгын үед I/O PLL-ийг одоогийн тохиргоонд нь дахин тохируулах.
Шинэ MIF хүрэх зам file (4)	—	Байршлыг оруулна уу file шинэ .mif-ийн нэр file бий болгох.
Одоо байгаа MIF-д хүрэх зам file (5)	—	Байршлыг оруулна уу file одоо байгаа .mif-ийн нэр file Та нэмэх бодолтой байна.
*үргэлжилсэн…*

Энэ параметр нь PLL-ийн динамик дахин тохируулгыг идэвхжүүлэх үед л боломжтой.

Энэ параметр нь шинэ MIF үүсгэх үед л боломжтой File MIF Generation гэж сонгосон
Сонголт.

Параметр	Хууль эрх зүйн үнэ цэнэ	Тодорхойлолт
MIF урсгалын динамик фазын шилжилтийг идэвхжүүлнэ (3)	Асаах эсвэл унтраах	PLL-ийн дахин тохируулгын динамик фазын шилжилтийн шинж чанарыг хадгалахын тулд асаана уу.
DPS тоолуурын сонголт (6)	C0 -C8, Бүгд C, or M	Динамик фазын шилжилтийн тоолуурыг сонгоно. M нь санал хүсэлтийн тоолуур, C нь масштабын дараах тоолуур юм.
Динамик фазын шилжилтийн тоо (6)	1–7	Фазын ээлжийн өсөлтийн тоог сонгоно. Нэг фазын ээлжийн өсөлтийн хэмжээ нь VCO хугацааны 1/8-тай тэнцүү байна. Анхдагч утга нь 1.
Динамик фазын шилжилтийн чиглэл (6)	Эерэг or Сөрөг	PLL MIF-д хадгалах динамик фазын шилжилтийн чиглэлийг тодорхойлно.

Энэ параметрийг одоо байгаа MIF-д тохиргоо нэмэх үед л боломжтой File MIF үүсгэх сонголтоор сонгосон

IOPLL IP үндсэн параметрүүд – Нарийвчилсан параметрүүдийн таб

Хүснэгт 5. IOPLL IP үндсэн параметрүүд – Нарийвчилсан параметрүүд таб

Параметр	Хууль эрх зүйн үнэ цэнэ	Тодорхойлолт
Нарийвчилсан параметрүүд	—	Таны оруулсан зүйл дээр үндэслэн хийгдэх физик PLL тохиргооны хүснэгтийг харуулна.

Функциональ тодорхойлолт

I/O PLL нь оролтын цагтай өөрийгөө синхрончлох замаар гаралтын цагийг үүсгэдэг давтамжийн хяналтын систем юм. PLL нь оролтын дохио ба гаралтын дохионы хоорондох фазын зөрүүг харьцуулдагtagцахим удирдлагатай осциллятор (VCO) ба дараа нь оролт эсвэл лавлагааны дохионы давтамж дээр тогтмол фазын өнцгийг (түгжих) байлгахын тулд фазын синхрончлолыг гүйцэтгэдэг. Системийн синхрончлол эсвэл сөрөг эргэх гогцоо нь PLL-ийг фазын түгжигдэхийг албаддаг.
Та PLL-ийг давтамж үржүүлэгч, хуваагч, демодулятор, хянах генератор эсвэл цагийг сэргээх хэлхээ болгон тохируулж болно. Та PLL-ийг ашиглан тогтвортой давтамжийг үүсгэж, дуу чимээ ихтэй холбооны сувгаас дохиог сэргээх эсвэл цагийн дохиог дизайныхаа туршид түгээх боломжтой.

PLL-ийн барилгын блокууд

I/O PLL-ийн үндсэн блокууд нь фазын давтамж мэдрэгч (PFD), цэнэглэгч насос, давталтын шүүлтүүр, VCO болон санал тоологч (M), урьдчилсан масштабын тоолуур (N) болон дараах тоолуур юм. масштабын тоолуур (C). PLL архитектур нь таны дизайнд ашигладаг төхөөрөмжөөс хамаарна.

Энэ параметрийг зөвхөн MIF дамжуулалтын динамик фазын шилжилтийг идэвхжүүлсэн үед ашиглах боломжтой.

Ердийн I/O PLL архитектур

Дараах нэр томъёог PLL-ийн зан төлөвийг тодорхойлоход ихэвчлэн ашигладаг.
PLL түгжих хугацаа—мөн PLL олж авах хугацаа гэж нэрлэдэг. PLL түгжих хугацаа нь PLL-ийг асаасны дараа, програмчлагдсан гаралтын давтамжийг өөрчилсний дараа эсвэл PLL дахин тохируулсны дараа зорилтот давтамж болон фазын харьцаанд хүрэх хугацаа юм. Тайлбар: Симуляцийн програм хангамж нь PLL түгжих хугацааг бодитойгоор загварчлахгүй. Симуляци нь бодит бус хурдан түгжих хугацааг харуулж байна. Бодит түгжих хугацааны тодорхойлолтыг төхөөрөмжийн мэдээллийн хуудаснаас харна уу.
PLL нягтаршил-PLL VCO-ийн хамгийн бага давтамжийн өсөлтийн утга. M ба N тоологч дахь битүүдийн тоо нь PLL нарийвчлалын утгыг тодорхойлдог.
PLL sample rate—FREF sampPLL-д фаз ба давтамжийн залруулга хийхэд шаардлагатай ling давтамж. PLL sample хурд нь fREF /N байна.

PLL түгжээ

PLL түгжээ нь фазын давтамж мэдрэгч дэх хоёр оролтын дохионоос хамаарна. Түгжих дохио нь PLL-ийн асинхрон гаралт юм. Түгжээний дохиог хаахад шаардагдах циклийн тоо нь хаалганы түгжээний хэлхээг тохируулдаг PLL оролтын цагаас хамаарна. Түгжих дохиог хаахад шаардагдах цагийн циклийн тоог тооцоолохын тулд PLL-ийн хамгийн их түгжих хугацааг PLL оролтын цагийн хугацаанд хуваана.

Үйлдлийн горимууд

IOPLL IP цөм нь зургаан өөр цагийн санал хүсэлтийн горимыг дэмждэг. Горим бүр нь цагийг үржүүлэх, хуваах, фазын шилжилт, ажлын мөчлөгийн програмчлалыг зөвшөөрдөг.

Гаралтын цаг

IOPLL IP цөм нь есөн цагийн гаралтын дохиог үүсгэж чаддаг. Үүсгэсэн цагны гаралтын дохионууд нь цөм эсвэл гаднах блокуудыг цаглуулдаг.
Та дахин тохируулах дохиог ашиглан гаралтын цагийн утгыг 0 болгож, PLL гаралтын цагийг идэвхгүй болгож болно.
Гаралтын цаг бүр нь хүссэн тохиргооны багцтай бөгөөд та гаралтын давтамж, фазын шилжилт, ажлын мөчлөгийн хүссэн утгыг зааж өгч болно. Хүссэн тохиргоо нь таны дизайнд хэрэгжүүлэхийг хүссэн тохиргоонууд юм.

Давтамж, фазын шилжилт, ажлын мөчлөгийн бодит утгууд нь PLL хэлхээнд хэрэгжиж болох хамгийн ойр тохиргоо (хүссэн тохиргооны хамгийн сайн ойролцоо) юм.

Лавлагаа цаг солих

Лавлагаа цагийг солих функц нь PLL-д хоёр лавлагааны оролтын цагийн хооронд шилжих боломжийг олгодог. Энэ функцийг цаг хэтрүүлэх, эсвэл систем гэх мэт хос цагийн домэйн програмд ашиглах. Үндсэн цаг ажиллахаа больсон тохиолдолд систем илүүдэл цагийг асааж болно.
Лавлагаа цагийг солих функцийг ашиглан та хоёр дахь оролтын цагийн давтамжийг зааж өгч, шилжих горим болон саатлыг сонгох боломжтой.

Цагийн алдагдлыг илрүүлэх болон лавлах цаг солих блок нь дараах үүрэгтэй.

Лавлагааны цагийн төлөвийг хянадаг. Хэрэв лавлагаа цаг амжилтгүй болвол цаг автоматаар нөөц цагийн оролтын эх үүсвэр рүү шилжинэ. Цаг нь үйл явдлыг сэрэмжлүүлэхийн тулд clkbad болон activeclk дохионы статусыг шинэчилдэг.
Лавлах цагийг хоёр өөр давтамжийн хооронд нааш цааш сэлгэдэг. Шилжүүлэгчийн үйлдлийг гараар хянахын тулд унтраах дохиог ашиглана уу. Шилжүүлсний дараа PLL түр зуур түгжээг алдаж, тооцоо хийх процессыг давж болно.

PLL-ээс PLL хүртэлх шатлал

Хэрэв та загвартаа PLL-ийг каскад хийвэл эх үүсвэр (дээд урсгалын) PLL нь бага зурвасын өргөнтэй байх ёстой бол очих (доод урсгал) PLL нь өндөр зурвасын өргөнтэй байх ёстой. Каскадын үед PLL эх үүсвэрийн гаралт нь очих PLL-ийн лавлах цаг (оролт) болдог. Каскадын PLL-ийн зурвасын өргөний тохиргоо өөр байх ёстой. Хэрэв каскадын PLL-ийн зурвасын өргөний тохиргоо ижил байвал каскадын PLL-үүд байж болно ampтодорхой давтамжууд дээр фазын дуу чимээг нэмэгдүүлэх. Adjpllin оролтын цагны эх үүсвэр нь хугардаг бутархай PLL-ийн хоорондох каскад хийхэд ашиглагддаг.

Портууд

Хүснэгт 6. IOPLL IP үндсэн портууд

Параметр	Төрөл	Нөхцөл байдал	Тодорхойлолт
refclk	Оруулах	Шаардлагатай	I/O PLL-ийг удирддаг лавлах цагийн эх үүсвэр.
нэгдүгээрт	Оруулах	Шаардлагатай	Гаралтын цагуудын асинхрон дахин тохируулах порт. Бүх гаралтын цагийг 0 утга руу дахин тохируулахын тулд энэ портыг өндөрт чиглүүлээрэй. Та энэ портыг хэрэглэгчийн хяналтын дохионд холбох ёстой.
fbclk	Оруулах	Нэмэлт	I/O PLL-д зориулсан гадаад санал хүсэлтийн оролтын порт. IOPLL IP цөм нь I/O PLL нь гадаад санал хүсэлтийн горим эсвэл тэг сааталтай буфер горимд ажиллаж байх үед энэ портыг үүсгэдэг. Санал хүсэлтийн давталтыг дуусгахын тулд самбарын түвшний холболт нь fbclk порт болон I/O PLL-ийн гадаад цагийн гаралтын портыг холбох ёстой.
fboutclk	Гаралт	Нэмэлт	Дуураймал хэлхээгээр fbclk портыг тэжээдэг порт. Fboutclk порт нь зөвхөн I/O PLL нь гадаад санал хүсэлтийн горимд байгаа тохиолдолд л боломжтой.
zdbfbclk	Хоёр чиглэлтэй	Нэмэлт	Дуураймал хэлхээнд холбогдох хоёр чиглэлтэй порт. Энэ порт нь I/O PLL-ийн эерэг санал хүсэлтийн зориулалтын гаралтын зүү дээр байрлуулсан хоёр чиглэлтэй пинтэй холбогдох ёстой. Zdbfbclk порт нь зөвхөн I/O PLL нь тэг сааталтай буфер горимд байгаа тохиолдолд л боломжтой. Тэг сааталтай буфер горимыг ашиглах үед дохионы тусгалаас зайлсхийхийн тулд хоёр чиглэлтэй оролт гаралтын зүү дээр самбарын ул мөрийг бүү байрлуул.
түгжигдсэн	Гаралт	Нэмэлт	PLL түгжээг олж авах үед IOPLL IP цөм нь энэ портыг өндөрт хүргэдэг. IOPLL түгжигдсэн үед порт өндөр хэвээр байна. I/O PLL нь жишиг цаг болон санал хүсэлтийн цагийн үе ба давтамжууд нь ижил байх үед түгжигдсэн портыг баталгаажуулдаг.
*үргэлжилсэн…*

Параметр	Төрөл	Нөхцөл байдал	Тодорхойлолт
			ижил буюу түгжих хэлхээний хүлцлийн дотор. Хоёр цагийн дохионы зөрүү нь түгжээний хэлхээний хүлцэлээс хэтэрсэн тохиолдолд I/O PLL түгжээ алддаг.
refclk1	Оруулах	Нэмэлт	Цаг солих функцэд зориулсан I/O PLL-ийг удирддаг хоёр дахь лавлах цагны эх үүсвэр.
унтраах	Оруулах	Нэмэлт	Цагийг гараар солихын тулд унтраах дохиог доод тал нь 1 цагийн мөчлөгөөр (0'b3) тавина.
activeclk	Гаралт	Нэмэлт	I/O PLL-д ямар лавлах цагны эх үүсвэр ашиглаж байгааг харуулах гаралтын дохио.
клкбад	Гаралт	Нэмэлт	Лавлах цагны эх үүсвэрийн төлөв сайн эсвэл муу байгааг илтгэх гаралтын дохио.
давхрагатай	Гаралт	Нэмэлт	Доод урсгалын I/O PLL руу тэжээгддэг гаралтын дохио.
adjpllin	Оруулах	Нэмэлт	Дээд талын I/O PLL-ээс тэжээгддэг оролтын дохио.
outclk_[]	Гаралт	Нэмэлт	I/O PLL-ээс гаралтын цаг.

IOPLL Intel FPGA IP үндсэн хэрэглэгчийн гарын авлагын архив

Хэрэв IP үндсэн хувилбар жагсаалтад байхгүй бол өмнөх IP үндсэн хувилбарын хэрэглэгчийн гарын авлага хэрэгжинэ

IP үндсэн хувилбар	Хэрэглэгчийн гарын авлага
17.0	Altera I/O Phase-locked Loop (Altera IOPLL) IP Core хэрэглэгчийн гарын авлага
16.1	Altera I/O Phase-locked Loop (Altera IOPLL) IP Core хэрэглэгчийн гарын авлага
16.0	Altera I/O Phase-locked Loop (Altera IOPLL) IP Core хэрэглэгчийн гарын авлага
15.0	Altera I/O Phase-locked Loop (Altera IOPLL) IP Core хэрэглэгчийн гарын авлага

IOPLL Intel FPGA IP Core хэрэглэгчийн гарын авлагын баримт бичгийн засварын түүх

Баримт бичгийн хувилбар	Intel Quartus® Ерөнхий хувилбар	Өөрчлөлтүүд
2019.06.24	18.1	-д зориулагдсан цагны оролтын тайлбарыг шинэчилсэн Ердийн I/O PLL архитектур диаграм.
2019.01.03	18.1	• Шинэчлэгдсэн PLL LVDS_CLK/LOADEN гаралтын порт руу нэвтрэх дахь параметр IOPLL IP үндсэн параметрүүд - Тохиргоо таб ширээ. • zdbfbclk портын тайлбарыг шинэчилсэн IOPLL IP үндсэн портууд ширээ.
2018.09.28	18.1	• Extswitch-д зориулсан тайлбарыг зассан IOPLL IP үндсэн портууд ширээ. • Intel-ийн брендийн өөрчлөлтийн дагуу дараах IP цөмүүдийн нэрийг өөрчилсөн: — Altera IOPLL IP цөмийг IOPLL Intel FPGA IP цөм болгон өөрчилсөн. — Altera PLL Reconfig IP цөмийг PLL Reconfig Intel FPGA IP цөм болгон өөрчилсөн. — Arria 10 FPLL IP цөмийг fPLL Intel Arria 10/Cyclone 10 FPGA IP цөм болгон өөрчилсөн.

Огноо	Хувилбар	Өөрчлөлтүүд
2017 оны зургадугаар сар	2017.06.16	• Intel Cyclone 10 GX төхөөрөмжүүдийн дэмжлэгийг нэмсэн. • Intel нэрээр өөрчилсөн.
2016 оны арванхоёрдугаар сар	2016.12.05	IP цөмийн эхний портын тайлбарыг шинэчилсэн.
2016 оны зургадугаар сар	2016.06.23	• Шинэчлэгдсэн IP үндсэн параметрүүд – Тохиргоо таб хүснэгт. — Гараар шилжүүлэгч болон автомат шилжүүлгийн тайлбарыг Гараар хүчингүй болгох параметрүүдээр шинэчилсэн. Цаг солих хяналтын дохио идэвхтэй бага байна. — Switchover Delay параметрийн тайлбарыг шинэчилсэн. • IP Core Parameters – Dynamic Reconfiguration Tab хүснэгт дэх DPS Counter Selection параметрийн M ба C тоолуурыг тодорхойлсон. • Typical I/O PLL Architecture диаграммд цаг солих портын нэрийг clkswitch-ээс extswitch болгон өөрчилсөн.
2016 оны тавдугаар сар	2016.05.02	Шинэчлэгдсэн IP үндсэн параметрүүд – Динамик дахин тохируулах таб хүснэгт.
2015 оны тавдугаар сар	2015.05.04	IP үндсэн параметрүүд – Тохиргоо таб хүснэгт дэх PLL LVDS_CLK/LOADEN гаралтын портын параметрт хандах хандалтыг идэвхжүүлэх тайлбарыг шинэчилсэн. Arria 10 төхөөрөмжүүдийн I/O болон Өндөр хурдны I/O хэсэгт Altera IOPLL болон Altera LVDS SERDES IP цөмүүдийн хоорондох дохионы интерфейсийн холбоосыг нэмсэн.
2014 оны наймдугаар сар	2014.08.18	Анхны хувилбар.

Баримт бичиг / нөөц

intel UG-01155 IOPLL FPGA IP Core [pdf] Хэрэглэгчийн гарын авлага
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Лавлагаа

Хэрэглэгчийн гарын авлага

intel UG-01155 IOPLL FPGA IP Core

IOPLL Intel® FPGA IP үндсэн хэрэглэгчийн гарын авлага