Intel UG-01155 IOPLL FPGA IP Core User Guide

Supporta l'input PLL adiacente (adjpllin) per cunnette cù un PLL upstream in modu di cascata PLL.
Genera l'inizializazione di memoria File (.mif) è permette PLL dynamicVreconfiguration.

Supporta u cambiamentu di fase dinamica PLL.

Information Related

Introduzione à i Core IP Intel FPGA
Fornisce più infurmazione nantu à i core IP Intel FPGA è l'editore di parametri.
Modi operativi a pagina 9

Output Clocks a pagina 10
Riferimentu Clock Switchover à a pagina 10

Cascata PLL-to-PLL a pagina 11
IOPLL Intel FPGA IP Core User Guide Archives a pagina 12

Fornisce una lista di guide d'utilizatore per e versioni precedenti di u core IP IOPLL Intel FPGA.

Supportu Famiglia Dispositivu

U core IP IOPLL sustene solu e famiglie di dispositivi Intel Arria 10 è Intel Cyclone 10 GX.

IOPLL IP Core Parameters

L'editore di paràmetri di core IP IOPLL appare in a categuria PLL di u Catalogu IP.

Parametru	Valore Legale	Descrizzione
Famiglia di Dispositivi	Intel Arria 10, Intel Ciclone 10 GX	Specifica a famiglia di u dispusitivu.
Cumpunente	—	Specifica u dispusitivu destinatu.
Grade di Velocità	—	Specifica u gradu di velocità per u dispositivu destinatu.
Modu PLL	Integer-N PLL	Specifica u modu utilizatu per u core IP IOPLL. L'unica scelta legale hè Integer-N PLL. Sè avete bisognu di un PLL fraccionale, duvete aduprà u core IP fPLL Intel Arria 10/Cyclone 10 FPGA.
Frequenza di l'orologio di riferimentu	—	Specifica a frequenza di input per u clock di input, refclk, in MHz. U valore predeterminatu hè 100.0 MHz. U valore minimu è massimu dipende da u dispusitivu sceltu.
Abilita u Portu di Output Locked	Accende o Spegne	Accende per attivà u portu chjusu.
Abilita i paràmetri di u clock di output fisicu	Accende o Spegne	Accendete per inserisce i parametri fisici di u contatore PLL invece di specificà a frequenza di u clock di output desiderata.
Modu di funziunamentu	direttu, feedback esternu, normale, fonte sincrona, buffer di ritardu zero, o lvd	Specifica u funziunamentu di u PLL. L'operazione predeterminata hè direttu modu. • Sè vo selezziunate u direttu in modu, u PLL minimizes a durata di u percorsu di feedback per pruduce u più chjuca jitter pussibile à l'output PLL. L'output di clock internu è esternu di u PLL sò sfasati in rispettu à l'input di clock PLL. In questu modu, u PLL ùn cumpensà micca alcuna rete di clock. • Sè vo selezziunate u normale in modu, u PLL cumpensà u ritardu di a reta di clock interna utilizata da l'output di clock. Se u PLL hè ancu utilizatu per guidà un pin di output di u clock esternu, si verifica un cambiamentu di fase currispondente di u signale nantu à u pin di output. • Sè vo selezziunate u fonte sincrona in modu, u ritardu di u clock da u pin à u registru di input I/O currisponde à u ritardu di dati da u pin à u registru di input I/O. • Sè vo selezziunate u feedback esternu in modu, duvete cunnette u portu di input fbclk à un pin di input. Una cunnessione à livellu di bordu deve cunnette u pin di input è u portu di output di u clock esternu, fboutclk. U portu fbclk hè allinatu cù u clock di input. • Sè vo selezziunate u buffer di ritardu zero in modu, u PLL deve alimenta un pin di output di clock esternu è cumpensà u ritardu introduttu da quellu pin. U signale osservatu nantu à u pin hè sincronizatu cù u clock di input. L'output di u clock PLL si cunnetta à u portu altbidir è conduce zdbfbclk cum'è un portu di output. Se u PLL guida ancu a reta di u clock internu, un cambiamentu di fase currispondente di quella reta si trova. • Sè vo selezziunate u lvd modu, a stessa data è a relazione di u tempu di u clock di i pins à u registru internu di cattura SERDES hè mantinutu. U modu cumpensà i ritardi in a reta di clock LVDS, è trà u pin di dati è u pin di input di clock à i camini di registru di cattura SERDES.
Numero di Clocks	1–9	Specifica u numeru di clock di output necessariu per ogni dispusitivu in u disignu PLL. I paràmetri richiesti per a frequenza di output, u cambiamentu di fase è u ciclu di duty sò mostrati in basa di u numeru di orologi selezziunati.
Specificà a Frequenza VCO	Accende o Spegne	Permette di limità a frequenza VCO à u valore specificatu. Questu hè utile quandu si crea un PLL per u modu esternu LVDS, o se si desidera una dimensione specifica di u passu di cambiamentu di fase dinamica.
*cuntinuò…*

Parametru	Valore Legale	Descrizzione
Frequenza VCO (1)	—	• Quandu Abilita i paràmetri di u clock di output fisicu hè attivatu - mostra a frequenza VCO basatu nantu à i valori per Frequenza di l'orologio di riferimentu, Fattore di multiplicazione (M-Counter), è Fattore di divisione (N-Counter). • Quandu Abilita i paràmetri di u clock di output fisicu hè disattivatu - permette di specificà u valore dumandatu per a frequenza VCO. U valore predeterminatu hè 600.0 MHz.
Dà un nome globale di l'orologio	Accende o Spegne	Permette di rinominà u nome di u clock output.
Nome di l'orologio	—	U nome di u clock d'utilizatore per Sinopsis Design Constraints (SDC).
Frequenza desiderata	—	Specifica a frequenza di u clock di output di u portu di u clock di output corrispondente, outclk[], in MHz. U valore predeterminatu hè 100.0 MHz. I valori minimi è massimi dipendenu da u dispusitivu utilizatu. U PLL leghje solu i numeri in i primi sei decimali.
Frequenza attuale	—	Permette di selezziunà a frequenza di u clock di output attuale da una lista di frequenze raggiungibili. U valore predeterminatu hè a frequenza più vicina à a frequenza desiderata.
Unità di Phase Shift	ps or gradi	Specifica l'unità di spostamentu di fase per u portu di u clock di output corrispondente, outclk[], in picosecondi (ps) o gradi.
Cambiamentu di fase desideratu	—	Specifica u valore dumandatu per u cambiamentu di fase. U valore predeterminatu hè 0 ps.
Cambiamentu di fase attuale	—	Permette di selezziunà u cambiamentu di fase attuale da una lista di i valori di u cambiamentu di fase ottenibili. U valore predeterminatu hè u cambiamentu di fase più vicinu à u cambiamentu di fase desideratu.
Ciclu di travagliu desideratu	0.0–100.0	Specifica u valore dumandatu per u duty cycle. U valore predeterminatu hè 50.0%.
Ciclu di travagliu attuale	—	Permette di selezziunà u ciculu di u travagliu attuale da una lista di i valori di u ciculu di duty realisable. U valore predeterminatu hè u ciculu di travagliu più vicinu à u ciculu di u travagliu desideratu.
Fattore di multiplicazione (M-Counter) (2)	4–511	Specifica u fattore di multiplicazione di M-counter. A gamma legale di u contatore M hè 4-511. Tuttavia, e restrizioni à a frequenza minima legale PFD è a frequenza massima legale VCO limitanu a gamma di contatore M efficace à 4-160.
Fattore di divisione (N-Counter) (2)	1–511	Specifica u fattore di divisione di N-counter. A gamma legale di u contatore N hè 1-511. Tuttavia, e restrizioni à a frequenza minima legale PFD limitanu a gamma effettiva di u contatore N à 1-80.
Fattore di divisione (C-Counter) (2)	1–511	Specifica u fattore di divisione per u clock di output (C-counter).

Stu paràmetru hè dispunibule solu quandu Abilita i paràmetri di u clock di output fisicu hè disattivatu.

Stu paràmetru hè dispunibule solu quandu Abilita i paràmetri di u clock di output fisicu hè attivatu.

IOPLL IP Core Parameters - Settings Tab

Table 2. IOPLL IP Core Parameters - Settings Tab

Parametru	Valore Legale	Descrizzione
Preset di larghezza di banda PLL	Bassu, Medium, o Altu	Specifica l'impostazione predefinita di larghezza di banda PLL. A selezzione predeterminata hè Bassu.
Reset automaticu PLL	Accende o Spegne	Auto-resetta automaticamente u PLL nantu à a perdita di serratura.
Crea una seconda input clk 'refclk1'	Accende o Spegne	Accendete per furnisce un clock di salvezza attaccatu à u vostru PLL chì pò cambià cù u vostru clock di riferimentu originale.
Seconda Frequenza di l'orologio di riferimentu	—	Selezziunate a freccia di u secondu signalu di clock input. U valore predeterminatu hè 100.0 MHz. U valore minimu è massimu dipende da u dispusitivu utilizatu.
Crea un signalu "active_clk" per indicà u clock di input in usu	Accende o Spegne	Accende per creà l'output activeclk. L'output activeclk indica u clock di input chì hè in usu da u PLL. U signale di output low indica refclk è u signal output high indica refclk1.
Crea un signalu "clkbad" per ognunu di i clock di input	Accende o Spegne	Accendete per creà duie uscite clkbad, una per ogni clock input. U signalu di output bassu indica chì u clock funziona è u signale di output altu indica chì u clock ùn funziona micca.
Modu di cunversione	Cambiamentu automaticu, Cambio manuale, o Cambio automaticu cù override manuale	Specifica u modu di cunversione per l'applicazione di disignu. L'IP supporta trè modi di cunversione: • Sè vo selezziunate u Cambiamentu automaticu in modu, u circuitu PLL monitoreghja u clock di riferimentu sceltu. Se un clock si ferma, u circuitu passa automaticamente à u clock di salvezza in uni pochi di cicli di clock è aghjurnà i signali di statutu, clkbad è activeclk. • Sè vo selezziunate u Cambio manuale Modu, quandu u segnu di cuntrollu, extswitch, cambia da logica alta à logica bassa, è ferma bassu per almenu trè cicli di clock, u clock di input cambia à l'altru clock. L'extswitch pò esse generatu da a logica di core FPGA o pin di input. • Sè vo selezziunate Cambio automaticu cù override manuale modu, quandu u signale extswitch hè bassu, si overrides a funzione switch automaticu. Mentre l'extswitch resta bassu, l'ulteriore azzione di commutazione hè bluccata. Per selezziunà stu modu, i vostri dui fonti di clock deve esse in esecuzione è a frequenza di i dui clock ùn pò micca differisce da più di 20%. Se i dui orologi ùn sò micca nantu à a stessa frequenza, ma a so differenza di u periodu hè in u 20%, u bloccu di rilevazione di perdita di clock pò detectà u clock persu. U PLL più prubabilmente sguassate di serratura dopu u cambiamentu di l'input di l'orologio PLL è hà bisognu di tempu per chjude di novu.
Ritardo di cunversione	0–7	Aghjunghje una quantità specifica di ritardu di ciclu à u prucessu di cunversione. U valore predeterminatu hè 0.
Accessu à u portu di output PLL LVDS_CLK/ LOADEN	Disabilitatu, Abilita LVDS_CLK/ CARICA 0, o Abilita LVDS_CLK/ LOADEN 0 & 1	Selezziunà Abilita LVDS_CLK/LOADEN 0 or Abilita LVDS_CLK/ LOADEN 0 & 1 per attivà u PLL lvds_clk o caricate u portu di output. Abilita stu paràmetru in casu chì u PLL alimenta un bloccu LVDS SERDES cù PLL esternu. Quandu si usanu i porti I/O PLL outclk cù porti LVDS, outclk[0..3] sò usati per i porti lvds_clk[0,1] è loaden[0,1], outclk4 pò esse usatu per i porti coreclk.
Abilita l'accessu à u portu di output PLL DPA	Accende o Spegne	Accende per attivà u portu di output PLL DPA.
*cuntinuò…*

Parametru	Valore Legale	Descrizzione
Abilita l'accessu à u portu di output di u clock esternu PLL	Accende o Spegne	Accende per attivà u portu di output di u clock esternu PLL.
Specifica quale outclk da esse usatu cum'è fonte extclk_out[0].	C0 – C8	Specifica u portu outclk per esse usatu cum'è fonte extclk_out[0].
Specifica quale outclk da esse usatu cum'è fonte extclk_out[1].	C0 – C8	Specifica u portu outclk per esse usatu cum'è fonte extclk_out[1].

Tabulazione in cascata

Table 3. IOPLL IP Core Parameters - Cascading Tab3

Parametru	Valore Legale	Descrizzione
Crea un signalu "cascata out" per cunnette cù un PLL downstream	Accende o Spegne	Accendete per creà u portu cascade_out, chì indica chì questu PLL hè una fonte è cunnetta cù una destinazione (downstream) PLL.
Specifica quale outclk da esse usatu cum'è fonte in cascata	0–8	Specifica a fonte in cascata.
Crea un signal adjpllin o cclk per cunnette cù un PLL upstream	Accende o Spegne	Accende per creà un portu di input, chì indica chì questu PLL hè un destinazione è cunnetta cù una fonte (upstream) PLL.

Tabulazione di ricunfigurazione dinamica

Table 4. IOPLL IP Core Parameters - Dynamic Reconfiguration Tab

Parametru	Valore Legale	Descrizzione
Habilita a ricunfigurazione dinamica di PLL	Accende o Spegne	Attivate l'attivazione di a ricunfigurazione dinamica di questu PLL (in cunghjunzione cù PLL Reconfig Intel FPGA IP core).
Abilita l'accessu à i porti di cambiamentu di fase dinamica	Accende o Spegne	Attivate l'attivazione di l'interfaccia di cambiamentu di fase dinamica cù u PLL.
Opzione di generazione MIF (3)	Generate Novu MIF File, Aghjunghjite a cunfigurazione à u MIF esistenti File, è Crea MIF File durante a generazione IP	O creanu un novu .mif file chì cuntene a cunfigurazione attuale di u PLL I / O, o aghjunghje sta cunfigurazione à un .mif esistenti file. Pudete aduprà stu .mif file durante a ricunfigurazione dinamica per cunfigurà u PLL I/O à i so paràmetri attuali.
Path à New MIF file (4)	—	Entre in u locu è file nome di u novu .mif file per esse creatu.
Path to MIF esistenti file (5)	—	Entre in u locu è file nome di u .mif esistenti file avete intenzione di aghjunghje.
*cuntinuò…*

Stu paràmetru hè dispunibule solu quandu Abilita a ricunfigurazione dinamica di PLL hè attivata.

Stu paràmetru hè dispunibule solu quandu Generate New MIF File hè sceltu cum'è MIF Generation
Opzione.

Parametru	Valore Legale	Descrizzione
Abilita u cambiamentu di fase dinamica per u Streaming MIF (3)	Accende o Spegne	Attivate per almacenà e proprietà di sfasa dinamica per a ricunfigurazione PLL.
Selezzione di u cuntatore DPS (6)	C0-C8, Tuttu u C, or M	Selezziunate u contatore per passà a fase dinamica. M hè u contatore di feedback è C hè i contatori post-scala.
Numeru di Fase Dinamiche (6)	1–7	Selezziunate u numeru di incrementi di a fase. A dimensione di un incrementu di shift unicu hè uguali à 1/8 di u periodu VCO. U valore predeterminatu hè 1.
Direzzione di Fase Dinamica (6)	Pusitivu or Negativu	Determina a direzzione di u cambiamentu di fase dinamica per almacenà in u PLL MIF.

Stu paràmetru hè dispunibule solu quandu Aghjunghje Configurazione à MIF esistenti File hè sceltu cum'è Opzione di generazione MIF

IOPLL IP Core Parameters - Tabulazione Parametri Avanzati

Table 5. IOPLL IP Core Parameters - Advanced Parameters Tab

Parametru	Valore Legale	Descrizzione
Parametri avanzati	—	Mostra una tabella di paràmetri PLL fisichi chì saranu implementati basatu annantu à u vostru input.

Descrizzione Funziunale

Un I/O PLL hè un sistema di cuntrollu di frequenza chì genera un clock di output sincronizzandu stessu à un clock di input. U PLL compara a differenza di fase trà u signale di input è u signale di output di un voltagoscillatore e-cuntrullatu (VCO) è poi eseguisce a sincronizazione di fasa per mantene un angolo di fase custante (lock) nantu à a frequenza di u signale di input o di riferimentu. A sincronizazione o u ciclu di feedback negativu di u sistema forza u PLL à esse bloccatu in fasi.
Pudete cunfigurà PLL cum'è multiplicatori di frequenza, divisori, demodulatori, generatori di seguimentu, o circuiti di ricuperazione di clock. Pudete aduprà PLL per generà frequenze stabili, ricuperà segnali da un canale di cumunicazione rumoroso, o distribuisce signali di clock in tuttu u vostru disignu.

Blocchi di costruzione di un PLL

I blocchi principali di l'I/O PLL sò u detector di frequenza di fase (PFD), a pompa di carica, u filtru di loop, VCO, è i contatori, cum'è un contatore di feedback (M), un contatore pre-scala (N) è post- contatori di scala (C). L'architettura PLL dipende da u dispusitivu chì utilizate in u vostru disignu.

Stu paràmetru hè dispunibule solu quandu Abilita a Fase Dinamica per u Streaming MIF hè attivatu.

Architettura tipica I/O PLL

I seguenti termini sò comunmente usati per discrìviri u cumpurtamentu di un PLL:
U tempu di bloccu PLL - cunnisciutu ancu u tempu d'acquisizione PLL. U tempu di bloccu PLL hè u tempu per u PLL per ottene a frequenza di destinazione è a relazione di fase dopu l'accensione, dopu un cambiamentu di frequenza di output programatu, o dopu un reset PLL. Nota: U software di simulazione ùn modella micca un tempu di serratura PLL realisticu. A simulazione mostra un tempu di bloccu irrealisticu veloce. Per a specificazione attuale di u tempu di serratura, riferite à a datasheet di u dispusitivu.
Risoluzione PLL - u valore minimu di l'incrementu di frequenza di un VCO PLL. U numaru di bit in i contatori M è N determinanu u valore di risoluzione PLL.
PLL sample rate—u FREF sampling frequenza necessaria per fà a correzione di fasa è frequenza in u PLL. U PLL sampa tarifa hè fREF /N.

PLL Lock

U bloccu PLL dipende da i dui signali di input in u detector di frequenza di fase. U signale di serratura hè un output asincronu di i PLL. U numeru di ciculi necessarii per chjappà u signale di serratura dipende da u clock d'ingressu PLL chì clock u circuitu di serratura. Divide u tempu massimu di bloccu di u PLL per u periodu di u clock di input PLL per calculà u numeru di cicli di clock necessarii per portà u signale di serratura.

Modi di funziunamentu

U core IP IOPLL supporta sei modi diffirenti di feedback di clock. Ogni modu permette a multiplicazione è a divisione di u clock, u cambiamentu di fasa è a prugrammazione di u ciclu di u travagliu.

Output Clocks

U core IP IOPLL pò generà finu à nove signali di output di clock. I signali di output di u clock generati clock u core o i blocchi esterni fora di u core.
Pudete aduprà u signale di reset per resettate u valore di u clock di output à 0 è disattivà i clock di output PLL.
Ogni clock di output hà un inseme di paràmetri richiesti induve pudete specificà i valori desiderati per a frequenza di output, u cambiamentu di fase è u ciclu di duty. I paràmetri desiderati sò i paràmetri chì vulete implementà in u vostru disignu.

I valori attuali per a frequenza, u cambiamentu di fase è u ciclu di duty sò i paràmetri più vicini (u megliu apprussimativu di i paràmetri desiderati) chì ponu esse implementati in u circuitu PLL.

Riferimentu Clock Switchover

A funzione di cunversione di l'orologio di riferimentu permette à u PLL di cambià trà dui orologi di input di riferimentu. Aduprate sta funzione per a redundanza di u clock, o per una applicazione di duminiu di clock duale cum'è in un sistema. U sistema pò accende un clock redundant se u clock primariu si ferma.
Utilizendu a funzione di cunversione di u clock di riferimentu, pudete specificà a frequenza per u sicondu clock di input, è selezziunate u modu è u ritardu per u cambiamentu.

U bloccu di deteczione di perdita di clock è cambiu di clock di riferimentu hà e seguenti funzioni:

Monitora u statu di u clock di riferimentu. Se u clock di riferimentu falla, u clock passa automaticamente à una fonte di input di clock di salvezza. U clock aghjurnà u statutu di i signali clkbad è activeclk per avvisà l'avvenimentu.
Cambia u clock di riferimentu avanti è avanti trà duie frequenze diverse. Aduprà u signale extswitch per cuntrullà manualmente l'azzione di switch. Dopu chì un cambiamentu hè accadutu, u PLL pò perde a serratura temporaneamente è passà per u prucessu di cunclusione.

PLL-à-PLL in cascata

Se cascate PLL in u vostru disignu, u PLL fonte (upstream) deve avè un paràmetru di larghezza di banda bassa, mentre chì u PLL di destinazione (downstream) deve avè un paràmetru di larghezza di banda alta. Durante a cascata, l'output di a fonte PLL serve cum'è u clock di riferimentu (input) di u PLL di destinazione. I paràmetri di larghezza di banda di i PLL in cascata devenu esse sfarenti. Se i paràmetri di larghezza di banda di i PLL in cascata sò listessi, i PLL in cascata ponu amplify rumore di fase à certi frequencies.The adjpllin input clock surghjente hè usata per inter-cascading trà PLL fraccionari fratturabili.

Porti

Table 6. IOPLL IP Core Ports

Parametru	Tipu	Cundizione	Descrizzione
refclk	Input	Ubligatoriu	A fonte di clock di riferimentu chì guida l'I/O PLL.
primu	Input	Ubligatoriu	U portu di reset asincronu per i clock di output. Cunduce stu portu altu per resettate tutti i clock di output à u valore di 0. Avete da cunnette stu portu à u signale di cuntrollu di l'utilizatori.
fbclk	Input	Opcional	U portu di input di feedback esternu per u PLL I/O. U core IP IOPLL crea stu portu quandu u PLL I/O opera in modu di feedback esternu o in modu di buffer senza ritardo. Per compie u loop di feedback, una cunnessione à livellu di bordu deve cunnette u portu fbclk è u portu di output di u clock esternu di l'I/O PLL.
fboutclk	Output	Opcional	U portu chì alimenta u portu fbclk attraversu u circuitu mimic. U portu fboutclk hè dispunibule solu se u PLL I / O hè in modu di feedback esternu.
zdbfbclk	Bidireziunale	Opcional	U portu bidirezionale chì cunnetta à u circuitu mimic. Stu portu deve esse cunnessu à un pin bidirezionale chì si trova nantu à u pin di output dedicatu di feedback pusitivu di l'I / O PLL. U portu zdbfbclk hè dispunibule solu se u PLL I/O hè in modu di buffer di ritardu zero. Per evità a riflessione di u signale quandu si usa u modu di buffer senza ritardo, ùn mette micca tracce di scheda nantu à u pin I/O bidirezionale.
chjusu	Output	Opcional	U core IP IOPLL conduce stu portu altu quandu u PLL acquistenu serratura. U portu ferma altu finu à chì l'IOPLL hè chjusu. U PLL I/O affirmeghja u portu chjusu quandu e fasi è frequenze di u clock di riferimentu è di feedback clock sò
*cuntinuò…*

Parametru	Tipu	Cundizione	Descrizzione
			u stessu o in a tolleranza di u circuitu di serratura. Quandu a diffarenza trà i dui signali di clock supera a tolleranza di u circuitu di serratura, l'I/O PLL perde a serratura.
refclk1	Input	Opcional	Seconda fonte di clock di riferimentu chì guida u PLL I/O per a funzione di cambiamentu di clock.
extwitch	Input	Opcional	Assicurà u signale extswitch low (1'b0) per almenu 3 cicli di clock per cambià manualmente l'orologio.
activeclk	Output	Opcional	Segnale di output per indicà quale fonte di clock di riferimentu hè aduprata da I/O PLL.
clkbad	Output	Opcional	Segnale di output chì indica u statutu di a fonte di u clock di riferimentu hè bonu o cattivu.
cascata_out	Output	Opcional	Signal de sortie qui alimente le PLL d'E/S en aval.
adjpllin	Input	Opcional	Signal d'entrée qui alimente le PLL d'E/S en amont.
outclk_[]	Output	Opcional	Clock di output da I/O PLL.

IOPLL Intel FPGA IP Core User Guide Archives

Se una versione di core IP ùn hè micca listata, a guida d'utilizatore per a versione di core IP precedente hè applicata

Versione IP Core	Guida d'usu
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Guida per l'utente
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Guida per l'utente
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Guida per l'utente
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Guida per l'utente

Storia di Revisione di Documentu per u IOPLL Intel FPGA IP Core User Guide

Versione di documentu	Intel Quartus® Versione Prime	Cambiamenti
2019.06.24	18.1	Aghjurnatu a descrizzione per l'inputs di clock dedicati in u Architettura tipica I/O PLL diagramma.
2019.01.03	18.1	• Updated u Accessu à u portu di output PLL LVDS_CLK/LOADEN paràmetru in u IOPLL IP Core Parameters - Settings Tab tavula. • Aghjurnatu a descrizzione per u portu zdbfbclk in u IOPLL IP Core Ports tavula.
2018.09.28	18.1	• Currettu a descrizzione per extswitch in u IOPLL IP Core Ports tavula. • Rinominatu i seguenti core IP in quantu à Intel rebranding: - Cambiatu u core IP Altera IOPLL à u core IP IOPLL Intel FPGA. - Cambiatu u core IP Altera PLL Reconfig à u core IP PLL Reconfig Intel FPGA. — Cambiatu u core IP Arria 10 FPLL à u core IP fPLL Intel Arria 10/Cyclone 10 FPGA.

Data	Versione	Cambiamenti
ghjugnu 2017	2017.06.16	• Aghjunghje supportu per i dispositi Intel Cyclone 10 GX. • Rebranded cum'è Intel.
dicembre 2016	2016.12.05	Aghjurnatu a descrizzione di u primu portu di u core IP.
ghjugnu 2016	2016.06.23	• Updated IP Core Parameters - Settings Tabulazione tab. - Aghjurnatu a descrizzione per u Cambiamentu Manuale è u Cambiamentu Automaticu cù i paràmetri di Override Manuale. U signale di cuntrollu di cunversione di u clock hè attivu bassu. - Aghjurnatu a descrizzione per u paràmetru di ritardu di cunversione. • Cuntaturi definiti M è C per u paràmetru di Selezzione di Contatore DPS in IP Core Parameters - Dynamic Reconfiguration Tab Table. • Cambiatu u nome di u portu di cunversione di u clock da clkswitch à extswitch in Typical I / O PLL Architecture diagram.
maghju 2016	2016.05.02	Parametri IP Core aghjurnati - Tabulazione di a tabulazione di ricunfigurazione dinamica.
maghju 2015	2015.05.04	Aghjurnatu a descrizzione per Abilità l'accessu à u paràmetru di u portu di output PLL LVDS_CLK/LOADEN in Parametri IP Core - Tabulazione Settings Tab. Aggiuntu un ligame à a tabella di l'Interfaccia di Signal Between Altera IOPLL è Altera LVDS SERDES IP Cores in u capitulu I/O è High Speed I/O in Arria 10 Devices.
Aostu 2014	2014.08.18	Liberazione iniziale.

Documenti / Risorse

Intel UG-01155 IOPLL FPGA IP Core [pdfGuida di l'utente
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Referenze

Manuale d'usu

Intel UG-01155 IOPLL FPGA IP Core

IOPLL Intel® FPGA IP Core User Guide