intel UG-01155 IOPLL FPGA IP ዋና የተጠቃሚ መመሪያ

መለኪያ	የህግ ዋጋ	መግለጫ
የመሣሪያ ቤተሰብ	ኢንቴል አሪያ 10, ኢንቴል ሳይክሎን 10 ጂኤክስ	የመሳሪያውን ቤተሰብ ይገልጻል።
አካል	—	የታለመውን መሳሪያ ይገልጻል።
የፍጥነት ደረጃ	—	ለታለመ መሳሪያ የፍጥነት ደረጃን ይገልጻል።
PLL ሁነታ	ኢንቲጀር-ኤን PLL	ለ IOPLL IP ኮር ጥቅም ላይ የዋለውን ሁነታ ይገልጻል. ብቸኛው የህግ ምርጫ ነው። ኢንቲጀር-ኤን ፒኤልኤል. ክፍልፋይ PLL ከፈለጉ፣ fPLL Intel Aria 10/Cyclone 10 FPGA IP core መጠቀም አለቦት።
የማጣቀሻ ሰዓት ድግግሞሽ	—	የግቤት ድግግሞሹን ለግቤት ሰዓት፣ refclk፣ በMHz ይገልጻል። ነባሪ እሴቱ ነው። 100.0 ሜኸ. ዝቅተኛው እና ከፍተኛው እሴት በተመረጠው መሣሪያ ላይ የተመሰረተ ነው.
የተቆለፈ የውጤት ወደብ አንቃ	አብራ ወይም አጥፋ	የተቆለፈውን ወደብ ለማንቃት ያብሩ።
አካላዊ የውጤት ሰዓት መለኪያዎችን አንቃ	አብራ ወይም አጥፋ	የሚፈለገውን የውጤት ሰዓት ድግግሞሹን ከመግለጽ ይልቅ አካላዊ የ PLL ቆጣሪ መለኪያዎችን ለማስገባት ያብሩ።
የክወና ሁነታ	ቀጥተኛ, የውጭ ግብረመልስ, የተለመደ, ምንጭ የተመሳሰለ, ዜሮ መዘግየት ቋት, ወይም lvds	የ PLL አሠራር ይገልጻል. ነባሪ ክዋኔው ነው። ቀጥተኛ ሁነታ. • ከመረጡ ቀጥተኛ ሁነታ, PLL በ PLL ውፅዓት ላይ በጣም ትንሹን ጅረት ለማምረት የግብረመልስ መንገዱን ርዝመት ይቀንሳል.የ PLL ውስጣዊ-ሰዓት እና ውጫዊ-ሰዓት ውጤቶች ከ PLL ሰዓት ግቤት አንጻር በደረጃ ይቀየራሉ. በዚህ ሁነታ, PLL ለማንኛውም የሰዓት አውታረ መረቦች ማካካሻ አይሆንም. • ከመረጡ የተለመደ ሁነታ, PLL በሰዓት ውፅዓት ጥቅም ላይ የዋለውን የውስጥ የሰዓት አውታር መዘግየትን ይከፍላል. PLL ውጫዊ የሰዓት ውፅዓት ፒን ለመንዳት ጥቅም ላይ የሚውል ከሆነ፣ በውጤቱ ፒን ላይ ያለው የምልክት ተጓዳኝ የደረጃ ለውጥ ይከሰታል። • ከመረጡ ምንጭ የተመሳሰለ ሁነታ፣ ከፒን ወደ I/O የግቤት መመዝገቢያ የሰዓት መዘግየት ከፒን ወደ I/O ግብዓት መዝገብ ካለው የውሂብ መዘግየት ጋር ይዛመዳል። • ከመረጡ የውጭ ግብረመልስ ሁነታ፣ የfbclk ግብዓት ወደብ ከግቤት ፒን ጋር ማገናኘት አለቦት። የቦርድ-ደረጃ ግንኙነት ሁለቱንም የግቤት ፒን እና የውጭ ሰዓት መውጫ ወደብ, fboutclk ማገናኘት አለበት. የfbclk ወደብ ከግቤት ሰዓቱ ጋር የተስተካከለ ነው። • ከመረጡ ዜሮ መዘግየት ቋት ሁነታ፣ PLL የውጪ የሰዓት ውፅዓት ፒን መመገብ እና በዚያ ፒን የገባውን መዘግየት ማካካስ አለበት። በፒን ላይ የሚታየው ምልክት ከግቤት ሰዓት ጋር ይመሳሰላል። የ PLL ሰዓት ውፅዓት ከአልትቢዲር ወደብ ጋር ይገናኛል እና zdbfbclkን እንደ የውጤት ወደብ ያንቀሳቅሳል። PLL የውስጣዊ የሰዓት ኔትወርክን የሚነዳ ከሆነ፣ የዚያ አውታረ መረብ ተጓዳኝ የደረጃ ለውጥ ይከሰታል። • ከመረጡ lvds ሁነታ፣ በውስጣዊው የ SERDES ቀረጻ መመዝገቢያ ውስጥ ያሉት ፒኖች ተመሳሳይ ውሂብ እና የሰዓት አቆጣጠር ግንኙነት ተጠብቆ ይቆያል። ሁነታው በኤልቪዲኤስ የሰዓት አውታረመረብ እና በመረጃ ፒን እና በሰዓት ግቤት ፒን መካከል ለ SERDES መቅረጫ መመዝገቢያ መንገዶች መዘግየቶችን ያካክላል።
የሰዓት ብዛት	1–9	በ PLL ንድፍ ውስጥ ለእያንዳንዱ መሳሪያ የሚያስፈልጉትን የውጤት ሰዓቶች ብዛት ይገልጻል። የተጠየቀው የውጤት ድግግሞሽ፣ የደረጃ ፈረቃ እና የግዴታ ኡደት መቼቶች በተመረጡት ሰዓቶች ብዛት ላይ ተመስርተው ይታያሉ።
የVCO ድግግሞሽ ይግለጹ	አብራ ወይም አጥፋ	የVCO ድግግሞሹን ወደተገለጸው እሴት እንዲገድቡ ያስችልዎታል። ይህ PLL ለ LVDS ውጫዊ ሁነታ ሲፈጠር ጠቃሚ ነው፣ ወይም የተለየ ተለዋዋጭ ደረጃ ለውጥ የእርምጃ መጠን ከተፈለገ።
*ቀጠለ…*

መለኪያ	የህግ ዋጋ	መግለጫ
VCO ድግግሞሽ (1)	—	• መቼ አካላዊ የውጤት ሰዓት መለኪያዎችን አንቃ በርቷል- በእሴቶቹ ላይ በመመስረት የ VCO ድግግሞሽ ያሳያል የማጣቀሻ ሰዓት ድግግሞሽ, ማባዛት ምክንያት (ኤም-ቆጣሪ), እና የመከፋፈል ሁኔታ (N-Counter). • መቼ አካላዊ የውጤት ሰዓት መለኪያዎችን አንቃ ጠፍቷል— ለVCO ድግግሞሽ የተጠየቀውን ዋጋ እንዲገልጹ ያስችልዎታል። ነባሪ እሴቱ ነው። 600.0 ሜኸ.
የሰዓት ዓለም አቀፍ ስም ይስጡ	አብራ ወይም አጥፋ	የውጤት ሰዓቱን ስም እንደገና ለመሰየም ያስችልዎታል።
የሰዓት ስም	—	የተጠቃሚ የሰዓት ስም ለ Synopsis Design Constraints (SDC)።
የሚፈለገው ድግግሞሽ	—	የሚዛመደው የውጤት ሰዓት ወደብ የውጤት ሰዓት ድግግሞሹን ይገልጻል፣ outclk[]፣ በMHz። ነባሪ እሴቱ ነው። 100.0 ሜኸ. ዝቅተኛው እና ከፍተኛው ዋጋዎች ጥቅም ላይ በሚውለው መሳሪያ ላይ ይወሰናሉ. PLL ቁጥሮችን በመጀመሪያዎቹ ስድስት የአስርዮሽ ቦታዎች ላይ ብቻ ያነባል።
ትክክለኛው ድግግሞሽ	—	ትክክለኛውን የውጤት ሰዓት ድግግሞሽ ሊደረስባቸው ከሚችሉ ድግግሞሾች ዝርዝር ውስጥ እንዲመርጡ ያስችልዎታል። ነባሪ እሴት ወደሚፈለገው ድግግሞሽ በጣም ቅርብ የሆነ ድግግሞሽ ነው።
የደረጃ Shift ክፍሎች	ps or ዲግሪዎች	ለተዛማጅ የውጤት ሰዓት ወደብ የደረጃ ፈረቃ ክፍልን ይገልጻል፣ outclk[]፣ በpicoseconds (ps) ወይም ዲግሪዎች።
የሚፈለግ የደረጃ ሽግግር	—	ለክፍል ፈረቃ የተጠየቀውን ዋጋ ይገልጻል። ነባሪ እሴቱ ነው። 0 መዝ.
ትክክለኛው የደረጃ ሽግግር	—	ሊደረስባቸው ከሚችሉ የደረጃ ፈረቃ እሴቶች ዝርዝር ውስጥ ትክክለኛውን የደረጃ ፈረቃ እንዲመርጡ ያስችልዎታል። ነባሪ እሴቱ ወደሚፈለገው የደረጃ ፈረቃ የሚቀርበው በጣም ቅርብ የሆነ የደረጃ ሽግግር ነው።
የሚፈለግ የግዴታ ዑደት	0.0–100.0	ለሥራ ዑደት የተጠየቀውን ዋጋ ይገልጻል። ነባሪ እሴቱ ነው። 50.0%.
ትክክለኛው የግዴታ ዑደት	—	ሊደረስባቸው ከሚችሉ የግዴታ ዑደት እሴቶች ዝርዝር ውስጥ ትክክለኛውን የግዴታ ዑደት እንዲመርጡ ያስችልዎታል። ነባሪ እሴቱ ወደሚፈለገው የግዴታ ዑደት በጣም ቅርብ የሆነው የግዴታ ዑደት ነው።
ማባዛት ምክንያት (ኤም-ቆጣሪ) (2)	4–511	የM-counter ማባዛትን ይገልጻል። የኤም ቆጣሪው ህጋዊ ክልል 4-511 ነው። ነገር ግን፣ በትንሹ ህጋዊ PFD ድግግሞሽ እና ከፍተኛው ህጋዊ የቪሲኦ ፍሪኩዌንሲ ገደቦች ውጤታማውን M ቆጣሪ ክልል ከ4-160 ይገድባሉ።
የመከፋፈል ሁኔታ (N-Counter) (2)	1–511	የN-counter ክፍፍሉን ይገልጻል። የ N ቆጣሪ ህጋዊ ክልል 1-511 ነው። ነገር ግን፣ በትንሹ ህጋዊ PFD ድግግሞሽ ላይ የሚደረጉ ገደቦች የ N ቆጣሪውን ከ1-80 ያለውን ውጤታማ ክልል ይገድባሉ።
የመከፋፈል ሁኔታ (ሲ-ቆጣሪ) (2)	1–511	የውጤት ሰዓት (ሲ-ቆጣሪ) ክፍፍሉን ይገልጻል።

ይህ ግቤት የሚገኘው አካላዊ የውጤት ሰዓት መለኪያዎች ሲጠፉ ብቻ ነው።

ይህ ግቤት የሚገኘው አካላዊ የውጤት ሰዓት መለኪያዎች ሲበራ ብቻ ነው።

IOPLL IP ዋና መለኪያዎች - የቅንብሮች ትር

ሠንጠረዥ 2. IOPLL IP Core Parameters - የቅንጅቶች ትር

መለኪያ	የህግ ዋጋ	መግለጫ
PLL የመተላለፊያ ይዘት ቅድመ ዝግጅት	ዝቅተኛ, መካከለኛ, ወይም ከፍተኛ	የPLL የመተላለፊያ ይዘት ቅድመ ቅንብርን ይገልጻል። ነባሪው ምርጫ ነው። ዝቅተኛ.
PLL ራስ-ሰር ዳግም ማስጀመር	አብራ ወይም አጥፋ	መቆለፊያው ሲጠፋ PLL ን በራስ ሰር ዳግም ያስጀምራል።
ሁለተኛ ግቤት clk 'refclk1' ይፍጠሩ	አብራ ወይም አጥፋ	ከመጀመሪያው የማጣቀሻ ሰዓትዎ ጋር መቀየር የሚችል ከ PLL ጋር የተያያዘ የመጠባበቂያ ሰዓት ለማቅረብ ያብሩ።
ሁለተኛ የማጣቀሻ ሰዓት ድግግሞሽ	—	የሁለተኛውን የግቤት ሰዓት ምልክት ድግግሞሽ ይመርጣል. ነባሪ እሴቱ ነው። 100.0 ሜኸ. ዝቅተኛው እና ከፍተኛው እሴት ጥቅም ላይ በሚውለው መሳሪያ ላይ የተመሰረተ ነው.
ጥቅም ላይ የዋለውን የግቤት ሰዓት ለማመልከት 'active_clk' ምልክት ይፍጠሩ	አብራ ወይም አጥፋ	የነቃ ክሊክ ውፅዓት ለመፍጠር ያብሩ። የነቃ ክሊክ ውፅዓት በPLL ጥቅም ላይ የዋለውን የግቤት ሰዓት ያሳያል። የውጤት ሲግናል ዝቅተኛ refclk እና የውጤት ሲግናል ከፍተኛ ያሳያል refclk1.
ለእያንዳንዱ የግቤት ሰዓቶች 'clkbad' ምልክት ይፍጠሩ	አብራ ወይም አጥፋ	ሁለት clkbad ውጽዓቶችን ለመፍጠር ያብሩ፣ አንድ ለእያንዳንዱ የግቤት ሰዓት። የውጤት ሲግናል ዝቅተኛ ሰዓቱ እየሰራ መሆኑን እና የውጤት ምልክት ከፍተኛ ሰዓቱ እየሰራ እንዳልሆነ ያሳያል።
የመቀየሪያ ሁነታ	ራስ-ሰር መቀየሪያ, በእጅ መቀየር, ወይም በእጅ መሻር በራስ-ሰር መቀየር	ለዲዛይን ትግበራ የመቀየሪያ ሁነታን ይገልጻል። አይፒው ሶስት የመቀየሪያ ሁነታዎችን ይደግፋል፡- • ከመረጡ ራስ-ሰር መቀየሪያ ሁነታ, የ PLL ወረዳው የተመረጠውን የማጣቀሻ ሰዓት ይቆጣጠራል. አንድ ሰዓት ከቆመ ወረዳው በጥቂት የሰዓት ዑደቶች ውስጥ በራስ-ሰር ወደ መጠባበቂያ ሰዓቱ ይቀየራል እና የሁኔታ ምልክቶችን ፣ clkbad እና አክቲቭ ክሊክን ያሻሽላል። • ከመረጡ በእጅ መቀየር ሁነታ፣ የመቆጣጠሪያው ሲግናል፣ ኤክስትስዊች፣ ከሎጂክ ከፍተኛ ወደ ሎጂክ ዝቅተኛ ሲቀየር፣ እና ቢያንስ ለሶስት የሰዓት ዑደቶች ዝቅተኛ ሆኖ ሲቆይ፣ የግቤት ሰዓቱ ወደ ሌላኛው ሰዓት ይቀየራል። ኤክስትስስዊች ከ FPGA ኮር ሎጂክ ወይም የግቤት ፒን ሊፈጠር ይችላል። • ከመረጡ በእጅ መሻር በራስ-ሰር መቀየር ሁነታ፣ የኤክስስዊች ምልክቱ ዝቅተኛ ሲሆን፣ አውቶማቲክ ማብሪያ / ማጥፊያ ተግባርን ይሽራል። extswitch ዝቅተኛ እስከሆነ ድረስ ተጨማሪ የመቀየሪያ እርምጃ ታግዷል። ይህንን ሁነታ ለመምረጥ የእርስዎ ሁለት የሰዓት ምንጮች መሮጥ አለባቸው እና የሁለቱ ሰዓቶች ድግግሞሽ ከ 20% በላይ ሊለያይ አይችልም. ሁለቱም ሰዓቶች በተመሳሳይ ድግግሞሽ ላይ ካልሆኑ ነገር ግን የወር አበባቸው ልዩነት በ 20% ውስጥ ከሆነ, የሰዓት ማጣት ማወቂያው የጠፋውን ሰዓት መለየት ይችላል. PLL ብዙውን ጊዜ ከ PLL ሰዓት ግቤት መቀየሪያ በኋላ ከመቆለፊያ ውጭ ይወድቃል እና እንደገና ለመቆለፍ ጊዜ ይፈልጋል።
የመቀየሪያ መዘግየት	0–7	የተወሰነ መጠን ያለው የዑደት መዘግየት ወደ ማቀያየር ሂደቱ ይጨምራል። ነባሪው ዋጋ 0 ነው።
ወደ PLL LVDS_CLK/LOADEN የውጤት ወደብ መድረስ	ተሰናክሏል።, LVDS_CLK አንቃ/ ጫን 0, ወይም LVDS_CLK አንቃ/ ጫን 0 & 1	ይምረጡ LVDS_CLK/LOADEN 0ን አንቃ or LVDS_CLK/ LOADEN 0 እና 1ን አንቃ የ PLL lvds_clkን ለማንቃት ወይም የመጫን የውጤት ወደብ። PLL የLVDS SERDES ብሎክን ከውጭ PLL ጋር የሚመገብ ከሆነ ይህንን ግቤት ያነቃል። የ I/O PLL outclk ወደቦችን ከLVDS ወደቦች ሲጠቀሙ outclk [0..3] ለlvds_clk [0,1] እና ሎድ [0,1] ወደቦች ጥቅም ላይ ይውላሉ፣ outclk4 ለኮርኬክ ወደቦች ጥቅም ላይ ይውላል።
የPLL DPA ውፅዓት ወደብ መዳረሻን አንቃ	አብራ ወይም አጥፋ	የ PLL DPA የውጤት ወደብ ለማንቃት ያብሩ።
*ቀጠለ…*

መለኪያ	የህግ ዋጋ	መግለጫ
የ PLL ውጫዊ ሰዓት ውፅዓት ወደብ መዳረሻን አንቃ	አብራ ወይም አጥፋ	የ PLL ውጫዊ ሰዓት ውፅዓት ወደብ ለማንቃት ያብሩ።
የትኛው outclk እንደ extclk_out[0] ምንጭ ጥቅም ላይ እንደሚውል ይገልጻል	C0 – C8	እንደ extclk_out[0] ምንጭ የሚያገለግል የውጪ ወደብ ይገልጻል።
የትኛው outclk እንደ extclk_out[1] ምንጭ ጥቅም ላይ እንደሚውል ይገልጻል	C0 – C8	እንደ extclk_out[1] ምንጭ የሚያገለግል የውጪ ወደብ ይገልጻል።

Cascading ትር

ሠንጠረዥ 3. IOPLL IP Core Parameters - Cascading Tab3

መለኪያ	የህግ ዋጋ	መግለጫ
ከታችኛው ተፋሰስ PLL ጋር ለመገናኘት የ'cascade out' ምልክት ይፍጠሩ	አብራ ወይም አጥፋ	ይህ PLL ምንጭ መሆኑን እና ከመድረሻ (ከታች) PLL ጋር የተገናኘ መሆኑን የሚያመለክተው የ cascade_out ወደብ ለመፍጠር ያብሩ።
የትኛው ውፅዓት እንደ መክተቻ ምንጭ ጥቅም ላይ እንደሚውል ይገልጻል	0–8	የማስቀመጫ ምንጭን ይገልጻል።
ወደ ላይ ካለው PLL ጋር ለመገናኘት adjpllin ወይም cclk ምልክት ይፍጠሩ	አብራ ወይም አጥፋ	የግቤት ወደብ ለመፍጠር ያብሩ፣ ይህ PLL መድረሻ መሆኑን እና ከምንጩ (ከላይ) PLL ጋር እንደሚገናኝ ያሳያል።

ተለዋዋጭ የመልሶ ማዋቀር ትር

ሠንጠረዥ 4. IOPLL IP Core Parameters - ተለዋዋጭ ዳግም ማዋቀር ትር

መለኪያ	የህግ ዋጋ	መግለጫ
PLL ተለዋዋጭ ዳግም ማዋቀርን አንቃ	አብራ ወይም አጥፋ	የዚህን PLL ተለዋዋጭ ዳግም ማዋቀር ማንቃትን ያብሩ (ከ PLL Reconfig Intel FPGA IP core ጋር በማጣመር)።
ወደ ተለዋዋጭ ደረጃ ፈረቃ ወደቦች መዳረሻን አንቃ	አብራ ወይም አጥፋ	ተለዋዋጭ የደረጃ ፈረቃ በይነገጽን ከ PLL ጋር ማንቃትን ያብሩ።
MIF ትውልድ አማራጭ (3)	ማመንጨት አዲስ MIF File, ውቅረትን ወደ ነባሩ MIF ያክሉ File, እና MIF ይፍጠሩ File በአይፒ ትውልድ ጊዜ	ወይ አዲስ .mif ይፍጠሩ file የአሁኑን የI/O PLL ውቅር የያዘ፣ ወይም ይህን ውቅር ወደ ነባሩ .mif ያክሉት። file. ይህንን .mif መጠቀም ይችላሉ file በተለዋዋጭ ዳግም ማዋቀር ወቅት I/O PLLን ወደ አሁን ቅንጅቶቹ ለማዋቀር።
ወደ አዲስ MIF የሚወስደው መንገድ file (4)	—	ቦታውን ያስገቡ እና file የአዲሱ .mif ስም file እንዲፈጠር።
ወደ ነባር MIF የሚወስደው መንገድ file (5)	—	ቦታውን ያስገቡ እና file የነባር ስም .mif file ለመጨመር አስበዋል.
*ቀጠለ…*

ይህ ግቤት የሚገኘው PLL ተለዋዋጭ ዳግም ማዋቀርን ሲያነቃ ብቻ ነው።

ይህ ግቤት የሚገኘው አዲስ MIF ሲፈጥር ብቻ ነው። File እንደ MIF Generation ተመርጧል
አማራጭ።

መለኪያ	የህግ ዋጋ	መግለጫ
ለMIF ዥረት ተለዋዋጭ ደረጃ Shiftን አንቃ (3)	አብራ ወይም አጥፋ	ለ PLL መልሶ ማዋቀር ተለዋዋጭ የደረጃ shift ባህሪያትን ለማከማቸት ያብሩ።
የDPS ቆጣሪ ምርጫ (6)	C0 - C8, ሁሉም ሲ, or M	ተለዋዋጭ የክፍል ፈረቃ ለማካሄድ ቆጣሪውን ይመርጣል። M የግብረመልስ ቆጣሪ ሲሆን C ደግሞ የድህረ-ልኬት ቆጣሪዎች ነው።
የተለዋዋጭ ደረጃ ፈረቃዎች ብዛት (6)	1–7	የደረጃ ፈረቃ ጭማሪዎችን ቁጥር ይመርጣል። የአንድ ዙር ፈረቃ ጭማሪ መጠን ከVCO ጊዜ 1/8 ጋር እኩል ነው። ነባሪ እሴቱ ነው። 1.
ተለዋዋጭ የደረጃ ሽግግር አቅጣጫ (6)	አዎንታዊ or አሉታዊ	ወደ PLL MIF ለማከማቸት ተለዋዋጭ የምዕራፍ ፈረቃ አቅጣጫን ይወስናል።

ይህ ግቤት የሚገኘው ውቅረትን ወደ ነባሩ MIF ሲጨምር ብቻ ነው። File እንደ MIF ትውልድ አማራጭ ተመርጧል

IOPLL IP ዋና መለኪያዎች - የላቀ መለኪያዎች ትር

ሠንጠረዥ 5. IOPLL IP Core Parameters - የላቀ መለኪያዎች ትር

መለኪያ	የህግ ዋጋ	መግለጫ
የላቀ መለኪያዎች	—	በግቤትዎ ላይ በመመስረት የሚተገበሩ የአካላዊ PLL ቅንብሮችን ሰንጠረዥ ያሳያል።

ተግባራዊ መግለጫ

I/O PLL ራሱን ከግቤት ሰዓት ጋር በማመሳሰል የውጤት ሰዓት የሚያመነጭ ፍሪኩዌንሲ መቆጣጠሪያ ሥርዓት ነው። PLL በግቤት ሲግናሉ እና በቮል ውፅዓት ምልክት መካከል ያለውን የደረጃ ልዩነት ያወዳድራል።tagበኤሌክትሮኒክስ ቁጥጥር የሚደረግበት oscillator (VCO) እና በመቀጠል በመግቢያው ወይም በማጣቀሻው ሲግናል ድግግሞሽ ላይ የማያቋርጥ የክፍል አንግል (መቆለፊያ) ለማቆየት የደረጃ ማመሳሰልን ይሠራል። የስርዓቱ ማመሳሰል ወይም አሉታዊ ግብረመልስ PLL በደረጃ እንዲቆለፍ ያስገድደዋል።
PLLsን እንደ ፍሪኩዌንሲ ማባዣዎች፣ መከፋፈያዎች፣ ዲሞዱላተሮች፣ የመከታተያ ጀነሬተሮች ወይም የሰዓት ማግኛ ወረዳዎች ማዋቀር ይችላሉ። የተረጋጋ ድግግሞሾችን ለማመንጨት፣ ከጫጫታ የመገናኛ ቻናል ምልክቶችን ለማግኘት ወይም የሰዓት ምልክቶችን በንድፍዎ ውስጥ ለማሰራጨት PLLsን መጠቀም ይችላሉ።

የ PLL ግንባታ ብሎኮች

የI/O PLL ዋና ብሎኮች የደረጃ ፍሪኩዌንሲ መፈለጊያ (PFD)፣ ቻርጅ ፓምፕ፣ ሉፕ ማጣሪያ፣ ቪሲኦ እና ቆጣሪዎች፣ እንደ የግብረመልስ ቆጣሪ (ኤም)፣ ቅድመ-ልኬት ቆጣሪ (N) እና ድህረ- ሚዛን ቆጣሪዎች (ሲ)። የ PLL አርክቴክቸር በእርስዎ ዲዛይን ላይ በሚጠቀሙት መሳሪያ ላይ የተመሰረተ ነው።

ይህ ግቤት የሚገኘው ለMIF ዥረት ተለዋዋጭ ደረጃ Shiftን አንቃ ሲበራ ብቻ ነው።

የተለመደ I/O PLL አርክቴክቸር

የPLL ባህሪን ለመግለጽ የሚከተሉት ቃላት በብዛት ጥቅም ላይ ይውላሉ፡
የ PLL መቆለፊያ ጊዜ - እንዲሁም የ PLL ማግኛ ጊዜ በመባል ይታወቃል። PLL የመቆለፍ ጊዜ PLL ከኃይል-አፕሊኬሽን በኋላ፣ በፕሮግራም ከተሰራ የውፅአት ፍሪኩዌንሲ ለውጥ በኋላ ወይም የPLL ዳግም ማስጀመር በኋላ የታለመውን ድግግሞሽ እና የደረጃ ግንኙነት የሚያገኝበት ጊዜ ነው። ማሳሰቢያ፡ የማስመሰል ሶፍትዌር ትክክለኛ የ PLL መቆለፊያ ጊዜን ሞዴል አያደርግም። ማስመሰል ከእውነታው የራቀ ፈጣን የመቆለፊያ ጊዜ ያሳያል። ለትክክለኛው የመቆለፊያ ጊዜ ዝርዝር፣ የመሳሪያውን የውሂብ ሉህ ይመልከቱ።
PLL ጥራት-የ PLL VCO ዝቅተኛው የድግግሞሽ ጭማሪ እሴት። በ M እና N ቆጣሪዎች ውስጥ ያሉት የቢቶች ብዛት የ PLL ጥራት ዋጋን ይወስናሉ.
ፒኤልኤል ኤስample ተመን-የ FREF sampበ PLL ውስጥ የደረጃውን እና የድግግሞሽ እርማትን ለማከናወን የሊንግ ድግግሞሽ ያስፈልጋል። የ PLL ኤስample ተመን fREF /N ነው.

PLL ቆልፍ

የ PLL መቆለፊያ በፊደል ፍሪኩዌንሲ መፈለጊያ ውስጥ ባሉት ሁለት የግቤት ምልክቶች ላይ የተመሰረተ ነው። የመቆለፊያ ምልክት የ PLLs ያልተመሳሰለ ውፅዓት ነው። የመቆለፊያ ሲግናልን ለመክፈት የሚያስፈልጉት የዑደቶች ብዛት በ PLL ግቤት ሰዓት ላይ የሚመረኮዝ ሲሆን ይህም የ gated-lock circuitryን ይከፍታል. የ PLLን ከፍተኛውን የመቆለፊያ ጊዜ በ PLL ግቤት ሰዓቱ ጊዜ ውስጥ የመቆለፊያ ምልክትን ለመክፈት የሚያስፈልጉትን የሰዓት ዑደቶች ብዛት ለማስላት ይከፋፍሉት።

የክወና ሁነታዎች

IOPLL IP ኮር ስድስት የተለያዩ የሰዓት ግብረ ሁነታዎችን ይደግፋል። እያንዳንዱ ሁነታ የሰዓት ማባዛትን እና መከፋፈልን፣ የደረጃ መቀየር እና የግዴታ-ዑደት ፕሮግራምን ይፈቅዳል።

የውጤት ሰዓቶች

IOPLL IP ኮር እስከ ዘጠኝ የሰዓት ውፅዓት ምልክቶችን ማመንጨት ይችላል። የመነጨው የሰዓት ውፅዓት ምልክቶች የኮርን ወይም የውጭ ብሎኮችን ከዋናው ውጭ ያዘጋጃሉ።
የውጤት ሰዓት እሴቱን ወደ 0 ለማስጀመር እና የ PLL ውፅዓት ሰዓቶችን ለማሰናከል የዳግም ማስጀመሪያውን ምልክት መጠቀም ይችላሉ።
እያንዳንዱ የውጤት ሰዓት ለውጤት ድግግሞሽ፣ ደረጃ ፈረቃ እና የግዴታ ዑደት የሚፈለጉትን እሴቶች የሚገልጹበት የተጠየቁ ቅንብሮች አሉት። የሚፈለጉት መቼቶች በንድፍዎ ውስጥ ተግባራዊ ለማድረግ የሚፈልጓቸው ቅንብሮች ናቸው።

የድግግሞሽ ፣ የደረጃ ሽግግር እና የግዴታ ዑደት ትክክለኛ እሴቶች በ PLL ወረዳ ውስጥ ሊተገበሩ የሚችሉ በጣም ቅርብ ቅንጅቶች (የተፈለገውን መቼቶች በጣም ግምታዊ) ናቸው።

የማመሳከሪያ ሰዓት መቀየር

የማጣቀሻ ሰዓት መቀየሪያ ባህሪ PLL በሁለት የማጣቀሻ ግቤት ሰዓቶች መካከል እንዲቀያየር ያስችለዋል። ይህንን ባህሪ ለሰዓት ድግግሞሽ ወይም ለድርብ ሰዓት ጎራ መተግበሪያ ለምሳሌ በስርዓት ውስጥ ይጠቀሙ። ዋናው ሰዓት መሮጡን ካቆመ ስርዓቱ ተደጋጋሚ ሰዓትን ማብራት ይችላል።
የማመሳከሪያውን የሰዓት መቀየሪያ ባህሪን በመጠቀም ለሁለተኛው የግቤት ሰዓት ድግግሞሹን መግለጽ ይችላሉ, እና የመቀየሪያውን ሁነታ እና መዘግየትን ይምረጡ.

የሰዓት መጥፋት ማወቂያ እና የማጣቀሻ የሰዓት መቀየሪያ እገዳ የሚከተሉት ተግባራት አሉት።

የማጣቀሻ ሰዓት ሁኔታን ይከታተላል. የማመሳከሪያ ሰዓቱ ካልተሳካ, ሰዓቱ በራስ-ሰር ወደ ምትኬ የሰዓት ግብዓት ምንጭ ይቀየራል. ክስተቱን ለማስጠንቀቅ ሰዓቱ የ clkbad እና የነቃ ክሊክ ምልክቶችን ሁኔታ ያሻሽላል።
የማመሳከሪያ ሰዓቱን ወደ ኋላ እና ወደ ፊት በሁለት የተለያዩ ድግግሞሾች መካከል ይቀየራል። የመቀየሪያውን ተግባር እራስዎ ለመቆጣጠር የኤክስስዊች ምልክቱን ይጠቀሙ። መቀየር ከተፈጠረ በኋላ፣ PLL ለጊዜው መቆለፊያውን ሊያጣ እና የሂሳብ ሂደቱን ሊያልፍ ይችላል።

PLL-ወደ-PLL Cascading

በንድፍዎ ውስጥ PLLዎችን ካስቀመጡ፣ ምንጩ (ላይኛው) PLL ዝቅተኛ ባንድዊድዝ መቼት ሊኖረው ይገባል፣ መድረሻው (ከታች) PLL ባለከፍተኛ ባንድዊድዝ ቅንብር ሊኖረው ይገባል። በማስኬድ ጊዜ፣ የምንጭ PLL ውፅዓት እንደ መድረሻ PLL የማጣቀሻ ሰዓት (ግቤት) ሆኖ ያገለግላል። የ PLLs የመተላለፊያ ይዘት ቅንጅቶች የተለየ መሆን አለባቸው። የካስኬድ PLLs የመተላለፊያ ይዘት ቅንጅቶች ተመሳሳይ ከሆኑ፣ የ cascaded PLLs ይችላሉ። ampየደረጃ ጫጫታ በተወሰኑ ድግግሞሾች ላይ አስተካክል።የadjpllin ግቤት የሰዓት ምንጭ በተሰበሩ ክፍልፋይ PLLs መካከል ለመሃል-cascading ያገለግላል።

ወደቦች

ሠንጠረዥ 6. IOPLL IP ኮር ወደቦች

መለኪያ	ዓይነት	ሁኔታ	መግለጫ
refclk	ግቤት	ያስፈልጋል	I/O PLLን የሚያንቀሳቅሰው የማጣቀሻ ሰዓት ምንጭ።
አንደኛ	ግቤት	ያስፈልጋል	ለውጤት ሰዓቶች ያልተመሳሰል ዳግም ማስጀመሪያ ወደብ። ሁሉንም የውጤት ሰዓቶች ወደ 0 እሴት ለመመለስ ይህንን ወደብ ከፍ አድርገው ይንዱ። ይህን ወደብ ከተጠቃሚው መቆጣጠሪያ ምልክት ጋር ማገናኘት አለብዎት።
fbclk	ግቤት	አማራጭ	ለ I/O PLL የውጪ የግብረመልስ ወደብ። IOPLL IP ኮር I/O PLL በውጫዊ የግብረመልስ ሁነታ ወይም በዜሮ መዘግየት ቋት ሁነታ ሲሰራ ይህንን ወደብ ይፈጥራል። የግብረመልስ ምልልሱን ለማጠናቀቅ የቦርድ ደረጃ ግንኙነት የfbclk ወደብ እና የI/O PLL የውጪ የሰዓት መውጫ ወደብ ማገናኘት አለበት።
fboutclk	ውፅዓት	አማራጭ	የfbclk ወደብን በሚሚክ ሰርኪዩሪቲ በኩል የሚመግብ ወደብ። የfboutclk ወደብ የሚገኘው I/O PLL በውጫዊ ግብረመልስ ሁነታ ላይ ከሆነ ብቻ ነው።
zdbfbclk	ጨረታ	አማራጭ	ወደ ሚሚክ ሰርኩሪቲ የሚያገናኘው ባለሁለት አቅጣጫ ወደብ። ይህ ወደብ በ I/O PLL አዎንታዊ ግብረመልስ ላይ ከተቀመጠው ባለሁለት አቅጣጫዊ ፒን ጋር መገናኘት አለበት። የzdbfbclk ወደብ የሚገኘው I/O PLL በዜሮ መዘግየት ቋት ሁነታ ላይ ከሆነ ብቻ ነው። የዜሮ መዘግየት ቋት ሁነታን ሲጠቀሙ የሲግናል ነጸብራቅን ለማስቀረት የቦርድ ዱካዎችን በሁለት አቅጣጫ አይ/ኦ ፒን ላይ አያስቀምጡ።
ተቆልፏል	ውፅዓት	አማራጭ	PLL መቆለፊያ ሲያገኝ የIOPLL IP ኮር ይህን ወደብ ከፍ ያደርገዋል። IOPLL እስካልተቆለፈ ድረስ ወደቡ ከፍ ያለ እንደሆነ ይቆያል። I/O PLL የተቆለፈውን ወደብ የሚያረጋግጠው የማጣቀሻ ሰዓቱ ደረጃዎች እና ድግግሞሾች እና የግብረመልስ ሰዓቱ ሲሆኑ ነው
*ቀጠለ…*

መለኪያ	ዓይነት	ሁኔታ	መግለጫ
			ተመሳሳይ ወይም በመቆለፊያ ወረዳ መቻቻል ውስጥ. በሁለቱ የሰዓት ምልክቶች መካከል ያለው ልዩነት ከመቆለፊያ ወረዳ መቻቻል ሲያልፍ፣ I/O PLL መቆለፊያውን ያጣል።
refclk1	ግቤት	አማራጭ	I/O PLL ን የሰዓት መቀየሪያ ባህሪን የሚያንቀሳቅስ ሁለተኛ የማጣቀሻ የሰዓት ምንጭ።
extswitch	ግቤት	አማራጭ	ሰዓቱን በእጅ ለመቀየር የኤክስስዊች ሲግናል ዝቅተኛ (1'b0) ቢያንስ ለ 3 የሰዓት ዑደቶች ያረጋግጡ።
ንቁ clk	ውፅዓት	አማራጭ	በ I/O PLL የትኛው የማጣቀሻ ሰዓት ምንጭ ጥቅም ላይ እንደዋለ ለማመልከት የውጤት ምልክት።
clkbad	ውፅዓት	አማራጭ	የማጣቀሻ ሰዓት ምንጭ ሁኔታን የሚያመላክት የውጤት ምልክት ጥሩ ወይም መጥፎ ነው።
ካስኬድ_ውጭ	ውፅዓት	አማራጭ	ወደ ታች I/O PLL የሚመግብ የውጤት ምልክት።
adjpllin	ግቤት	አማራጭ	ወደላይ I/O PLL የሚበላ የግቤት ምልክት።
outclk_[]	ውፅዓት	አማራጭ	የውጤት ሰዓት ከ I/O PLL

IOPLL Intel FPGA IP ዋና የተጠቃሚ መመሪያ መዛግብት

የአይፒ ኮር ስሪት ካልተዘረዘረ፣ ለቀዳሚው የአይፒ ኮር ስሪት የተጠቃሚ መመሪያ ተግባራዊ ይሆናል።

የአይፒ ኮር ስሪት	የተጠቃሚ መመሪያ
17.0	Altera I/O በደረጃ የተቆለፈ ሉፕ (Altera IOPLL) IP Core User Guide
16.1	Altera I/O በደረጃ የተቆለፈ ሉፕ (Altera IOPLL) IP Core User Guide
16.0	Altera I/O በደረጃ የተቆለፈ ሉፕ (Altera IOPLL) IP Core User Guide
15.0	Altera I/O በደረጃ የተቆለፈ ሉፕ (Altera IOPLL) IP Core User Guide

የሰነድ ክለሳ ታሪክ ለ IOPLL Intel FPGA IP Core የተጠቃሚ መመሪያ

የሰነድ ሥሪት	Intel Quartus® ዋና ስሪት	ለውጦች
2019.06.24	18.1	በ ውስጥ ለተወሰኑ የሰዓት ግብዓቶች መግለጫውን አዘምኗል የተለመደ I/O PLL አርክቴክቸር ንድፍ.
2019.01.03	18.1	• ተዘምኗል ወደ PLL LVDS_CLK/LOADEN የውጤት ወደብ መድረስ በ ውስጥ መለኪያ IOPLL IP ዋና መለኪያዎች - የቅንብሮች ትር ጠረጴዛ. • በ ውስጥ ለ zdbfbclk ወደብ መግለጫውን አዘምኗል IOPLL IP ኮር ወደቦች ጠረጴዛ.
2018.09.28	18.1	• የ extswitch መግለጫውን በ ውስጥ አስተካክሏል። IOPLL IP ኮር ወደቦች ጠረጴዛ. • በIntel rebranding መሰረት የሚከተሉትን የአይፒ ኮሮች ስም ቀይሯል፡- — Altera IOPLL IP core ወደ IOPLL Intel FPGA IP ኮር ተቀይሯል። - Altera PLL እንደገና ማዋቀር IP ኮር ወደ PLL ዳግም ማዋቀር ኢንቴል FPGA IP ኮር። - Arria 10 FPLL IP core ወደ fPLL Intel Arria 10/Cyclone 10 FPGA IP ኮር ተቀይሯል።

ቀን	ሥሪት	ለውጦች
ሰኔ 2017	2017.06.16	• ለIntel Cyclone 10 GX መሳሪያዎች ድጋፍ ታክሏል። • ኢንቴል የሚል ስም ተሰጥቶታል።
ዲሴምበር 2016	2016.12.05	የአይፒ ኮር የመጀመሪያው ወደብ መግለጫ ተዘምኗል።
ሰኔ 2016	2016.06.23	• የዘመነ የአይፒ ኮር መለኪያዎች - የቅንጅቶች ትር ሰንጠረዥ። - በእጅ የመቀየሪያ እና አውቶማቲክ ማቀያየር መግለጫውን በእጅ መሻር መለኪያዎች ተዘምኗል። የሰዓት መቀየሪያ መቆጣጠሪያ ምልክት ንቁ ዝቅተኛ ነው። - ለ Switchover መዘግየት መለኪያ መግለጫውን አዘምኗል። • የተገለጹ M እና C ቆጣሪዎች ለDPS ቆጣሪ ምርጫ መለኪያ በአይፒ ኮር መለኪያዎች - ተለዋዋጭ የመልሶ ማዋቀር ትር ሰንጠረዥ። • የሰዓት መቀየሪያ ወደብ ስም ከ clkswitch ወደ ተለመደው I/O PLL Architecture ዲያግራም ተቀይሯል።
ግንቦት 2016	2016.05.02	የዘመኑ የአይፒ ኮር መለኪያዎች - ተለዋዋጭ የመልሶ ማዋቀር ትር ሰንጠረዥ።
ግንቦት 2015	2015.05.04	ለ PLL LVDS_CLK/LOADEN የውጤት ወደብ ግቤት በIP Core Parameters ውስጥ መዳረሻን አንቃ መግለጫውን አዘምኗል - የቅንጅቶች ትር ሰንጠረዥ። በአልትራ IOPLL እና Altera LVDS SERDES IP Cores ሠንጠረዥ በI/O እና በከፍተኛ ፍጥነት I/O በአሪያ 10 መሳሪያዎች መካከል ያለው የሲግናል በይነገጽ አገናኝ ታክሏል።
ኦገስት 2014	2014.08.18	የመጀመሪያ ልቀት

ሰነዶች / መርጃዎች

ኢንቴል UG-01155 IOPLL FPGA IP ኮር [pdf] የተጠቃሚ መመሪያ
UG-01155 IOPLL FPGA IP Core፣ UG-01155፣ IOPLL FPGA IP Core፣ FPGA IP Core

ዋቢዎች

የተጠቃሚ መመሪያ

ኢንቴል UG-01155 IOPLL FPGA IP ኮር

IOPLL Intel® FPGA IP ዋና የተጠቃሚ መመሪያ