intel UG-01155 IOPLL FPGA IP ڪور يوزر گائيڊ

PLL ڪاسڪيڊنگ موڊ ۾ اپ اسٽريم PLL سان ڳنڍڻ لاءِ ڀرسان PLL (adjpllin) ان پٽ کي سپورٽ ڪري ٿو.
ياداشت جي شروعات پيدا ڪري ٿي File (.mif) ۽ PLL dynamicVreconfiguration جي اجازت ڏئي ٿي.

PLL متحرڪ مرحلو شفٽ کي سپورٽ ڪري ٿو.

لاڳاپيل معلومات

Intel FPGA IP ڪور جو تعارف
Intel FPGA IP cores ۽ پيرا ميٽر ايڊيٽر بابت وڌيڪ معلومات مهيا ڪري ٿي.
صفحي 9 تي آپريشن جا طريقا

صفحي 10 تي ٻاھرين گھڙي
صفحي 10 تي حوالو گھڙي جي سوئچ اوور

صفحي 11 تي PLL-to-PLL Cascading
IOPLL Intel FPGA IP ڪور يوزر گائيڊ آرڪائيوز صفحي 12 تي

IOPLL Intel FPGA IP ڪور جي پوئين ورزن لاءِ استعمال ڪندڙ ھدايتن جي لسٽ مهيا ڪري ٿي.

ڊوائيس خانداني سپورٽ

IOPLL IP ڪور صرف Intel Arria 10 ۽ Intel Cyclone 10 GX ڊوائيس خاندانن کي سپورٽ ڪري ٿو.

IOPLL IP ڪور پيٽرولر

IOPLL IP ڪور پيٽرولر ايڊيٽر IP Catalog جي PLL درجي ۾ ظاهر ٿئي ٿو.

پيرا ميٽر	قانوني قدر	وصف
ڊوائيس خانداني	Intel Arria 10, Intel سائيڪلون 10 GX	ڊوائيس خاندان کي بيان ڪري ٿو.
جزو	—	ھدف ٿيل ڊوائيس بيان ڪري ٿو.
اسپيڊ گريڊ	—	ھدف ٿيل ڊوائيس لاء اسپيڊ گريڊ بيان ڪري ٿو.
PLL موڊ	انٽيجر-ن پي ايل ايل	IOPLL IP ڪور لاءِ استعمال ٿيل موڊ بيان ڪري ٿو. صرف قانوني چونڊ آهي Integer-N PLL. جيڪڏهن توهان کي هڪ جزوي PLL جي ضرورت آهي، توهان کي استعمال ڪرڻ گهرجي fPLL Intel Arria 10/Cyclone 10 FPGA IP core.
حوالو گھڙي جي تعدد	—	MHz ۾ ان پٽ گھڙي، refclk، لاءِ ان پٽ تعدد بيان ڪري ٿو. ڊفالٽ قدر آهي 100.0 MHz. گھٽ ۾ گھٽ ۽ وڌ ۾ وڌ قيمت منتخب ٿيل ڊوائيس تي منحصر آھي.
بند ٿيل ٻاھرين پورٽ کي فعال ڪريو	چالو يا بند ڪريو	بند ٿيل پورٽ کي فعال ڪرڻ لاءِ آن ڪريو.
جسماني ٻاھرين گھڙي جي ماپ کي فعال ڪريو	چالو يا بند ڪريو	چالو ڪريو جسماني PLL ڪائونٽر پيرا ميٽرز داخل ڪرڻ بجاءِ گهربل ٻاھرين گھڙي جي تعدد بيان ڪرڻ جي.
آپريشن موڊ	سڌو, خارجي موٽ, عام, هم وقت ساز ذريعو, صفر دير بفر، يا lvds	PLL جي آپريشن کي بيان ڪري ٿو. ڊفالٽ آپريشن آهي سڌو موڊ. • جيڪڏھن توھان چونڊيو سڌو موڊ، پي ايل ايل پي ايل ايل جي آئوٽ پٽ تي سڀ کان ننڍو ممڪن جٽ پيدا ڪرڻ لاءِ موٽ واري رستي جي ڊيگهه کي گھٽ ڪري ٿو. پي ايل ايل جي اندروني ڪلاڪ ۽ بيروني-گھڙي جا آئوٽ PLL گھڙي جي ان پٽ جي حوالي سان فيز-شفٽ ٿيل آهن. هن موڊ ۾، PLL ڪنهن به گھڙي نيٽ ورڪ لاء معاوضو نٿو ڏئي. • جيڪڏھن توھان چونڊيو عام موڊ، PLL گھڙي جي ٻاھرين ذريعي استعمال ٿيل اندروني گھڙي نيٽ ورڪ جي دير جي لاء معاوضو ڏئي ٿو. جيڪڏهن PLL پڻ استعمال ڪيو ويندو آهي ٻاهرئين گھڙي جي ٻاھرين پن کي هلائڻ لاء، ھڪڙو مرحلو شفٽ جي سگنل جي ٻاھرين پن تي ٿيندي آھي. • جيڪڏھن توھان چونڊيو هم وقت ساز ذريعو موڊ، پن کان I/O انپٽ رجسٽر تائين گھڙي جي دير، پن کان I/O انپٽ رجسٽر تائين ڊيٽا جي دير سان ملي ٿي. • جيڪڏھن توھان چونڊيو خارجي موٽ موڊ، توهان کي fbclk ان پٽ پورٽ کي ان پٽ پن سان ڳنڍڻ گهرجي. بورڊ جي سطح جي ڪنيڪشن کي لازمي طور تي ان پٽ پن ۽ خارجي گھڙي جي ٻاھرين ٻاھرين پورٽ، fboutclk کي ڳنڍڻ گھرجي. fbclk پورٽ ان پٽ گھڙي سان جڙيل آھي. • جيڪڏھن توھان چونڊيو صفر دير بفر موڊ، پي ايل ايل کي لازمي طور تي هڪ خارجي گھڙي آئوٽ پٽ پن کي کارائڻ گهرجي ۽ انهي پن پاران متعارف ٿيل دير جي معاوضي لاء. پن تي مشاهدو سگنل ان پٽ ڪلاڪ سان هم وقت سازي ڪيو ويو آهي. PLL گھڙي ٻاھرين altbidir بندرگاھ سان ڳنڍيندو آھي ۽ zdbfbclk کي ٻاھرين پورٽ جي طور تي ڊرائيو ڪري ٿو. جيڪڏهن PLL اندروني گھڙي نيٽ ورڪ کي پڻ هلائي ٿو، انهي نيٽ ورڪ جو هڪ لاڳاپيل مرحلو شفٽ ٿئي ٿو. • جيڪڏھن توھان چونڊيو lvds موڊ، اندروني SERDES ڪيپچر رجسٽر تي پنن جي ساڳئي ڊيٽا ۽ ڪلاڪ جي وقت جو تعلق برقرار رکيو ويو آهي. موڊ LVDS گھڙي نيٽ ورڪ ۾ دير جي لاء معاوضو ڏئي ٿو، ۽ ڊيٽا پن ۽ گھڙي ان پٽ پن جي وچ ۾ SERDES ڪيپچر رجسٽر رستن تائين.
گھڙين جو تعداد	1–9	PLL ڊيزائن ۾ هر ڊوائيس لاء گهربل ٻاھرين گھڙين جو تعداد بيان ڪري ٿو. گهربل سيٽنگون ٻاھرين فريڪئنسي، فيز شفٽ، ۽ ڊيوٽي چڪر لاءِ ڏيکاريل آھن منتخب ٿيل گھڙين جي تعداد جي بنياد تي.
VCO تعدد بيان ڪريو	چالو يا بند ڪريو	توهان کي VCO تعدد کي مخصوص قدر تائين محدود ڪرڻ جي اجازت ڏئي ٿي. اهو ڪارائتو آهي جڏهن LVDS خارجي موڊ لاءِ PLL ٺاهيندي، يا جيڪڏهن هڪ مخصوص متحرڪ مرحلو شفٽ قدم جي سائيز گهربل هجي.
*جاري رهيو…*

پيرا ميٽر	قانوني قدر	وصف
VCO تعدد (1)	—	• جڏهن جسماني ٻاھرين گھڙي جي ماپ کي فعال ڪريو آن ڪيو ويو آهي- ڏيکاري ٿو VCO تعدد جي بنياد تي حوالو گھڙي جي تعدد, ضرب فيڪٽر (ايم-ڪائونٽر)، ۽ تقسيم فيڪٽر (N-Counter). • جڏهن جسماني ٻاھرين گھڙي جي ماپ کي فعال ڪريو بند ٿيل آهي- توهان کي VCO فريکوئنسي لاءِ گهربل قدر بيان ڪرڻ جي اجازت ڏئي ٿي. ڊفالٽ قدر آهي 600.0 MHz.
گھڙي جو عالمي نالو ڏيو	چالو يا بند ڪريو	توھان کي اجازت ڏئي ٿو ته ٻاھرين گھڙي جو نالو تبديل ڪريو.
گھڙي جو نالو	—	استعمال ڪندڙ گھڙي جو نالو Synopsis Design Constraints (SDC) لاءِ.
گهربل تعدد	—	لاڳاپيل ٻاھرين گھڙي جي بندرگاھ جي ٻاھرين گھڙي جي تعدد کي بيان ڪري ٿو، outclk[]، MHz ۾. ڊفالٽ قدر آهي 100.0 MHz. گھٽ ۾ گھٽ ۽ وڌ ۾ وڌ قيمتون استعمال ٿيل ڊوائيس تي منحصر آھن. پي ايل ايل صرف پهرين ڇهن ڊيسيمل جڳهن ۾ انگن اکرن کي پڙهي ٿو.
حقيقي تعدد	—	توھان کي اجازت ڏئي ٿو حقيقي ٻاھرين گھڙي جي تعدد کي حاصل ڪرڻ جي قابل تعدد جي فهرست مان. ڊفالٽ قدر مطلوب تعدد جي ويجهو حاصل ڪرڻ واري تعدد آهي.
فيز شفٽ يونٽ	ps or درجا	لاڳاپيل ٻاھرين گھڙي بندرگاهه لاءِ فيز شفٽ يونٽ بيان ڪري ٿو، outclk[]، picoseconds ۾ (ps) يا درجا.
گهربل مرحلو شفٽ	—	فيز شفٽ لاءِ گهربل قدر بيان ڪري ٿو. ڊفالٽ قدر آهي 0 پي ايس.
حقيقي مرحلو شفٽ	—	توهان کي اجازت ڏئي ٿو ته حقيقي مرحلو شفٽ کي حاصل ڪرڻ واري فيز شفٽ جي قيمتن جي فهرست مان. ڊفالٽ قدر تمام ويجھي حاصل ڪرڻ واري مرحلي جي شفٽ آھي مطلوب مرحلي جي شفٽ ڏانھن.
گهربل ڊيوٽي سائيڪل	0.0–100.0	ڊيوٽي چڪر لاءِ گهربل قدر بيان ڪري ٿو. ڊفالٽ قدر آهي 50.0%.
حقيقي ڊيوٽي سائيڪل	—	توھان کي اجازت ڏئي ٿو حقيقي ڊيوٽي چڪر کي حاصل ڪرڻ واري ڊيوٽي چڪر جي قيمتن جي فهرست مان. ڊفالٽ قدر مطلوب ڊيوٽي چڪر جي ويجھي حاصل ڪرڻ واري ڊيوٽي چڪر آهي.
ضرب فيڪٽر (ايم-ڪائونٽر) (2)	4–511	M-counter جي ضرب فيڪٽر کي بيان ڪري ٿو. ايم ڪائونٽر جي قانوني حد 4-511 آهي. جڏهن ته، گهٽ ۾ گهٽ قانوني PFD تعدد تي پابنديون ۽ وڌ ۾ وڌ قانوني VCO تعدد کي محدود ڪري ٿو مؤثر M انسداد جي حد تائين 4-160 تائين.
تقسيم فيڪٽر (N-Counter) (2)	1–511	N-counter جي تقسيم عنصر کي بيان ڪري ٿو. N انسداد جي قانوني حد 1-511 آهي. جڏهن ته، گهٽ ۾ گهٽ قانوني PFD تعدد تي پابنديون N انسداد جي مؤثر حد تائين 1-80 تائين محدود ڪن ٿيون.
تقسيم فيڪٽر (سي-ڪائونٽر) (2)	1–511	ٻاھرين گھڙي لاءِ تقسيم فيڪٽر بيان ڪري ٿو (سي-ڪائونٽر).

ھي پيٽرول صرف موجود آھي جڏھن فعال جسماني ٻاھرين گھڙي جي پيٽرولن کي بند ڪيو وڃي.

ھي پيٽرول صرف موجود آھي جڏھن فعال جسماني ٻاھرين گھڙي جي پيٽرولن کي چالو ڪيو وڃي.

IOPLL IP ڪور پيٽرولر - سيٽنگون ٽيب

ٽيبل 2. IOPLL IP ڪور پيرا ميٽرز - سيٽنگون ٽيب

پيرا ميٽر	قانوني قدر	وصف
PLL Bandwidth Preset	گھٽ, وچولي، يا هاءِ	PLL بينڊوڊٿ جي اڳئين سيٽنگ کي بيان ڪري ٿو. ڊفالٽ چونڊ آهي گھٽ.
PLL آٽو ري سيٽ	چالو يا بند ڪريو	لاڪ جي نقصان تي PLL پاڻمرادو ري سيٽ ڪري ٿو.
هڪ سيڪنڊ ان پٽ ڪلڪ 'refclk1' ٺاهيو	چالو يا بند ڪريو	توهان جي PLL سان جڙيل هڪ بيڪ اپ ڪلاڪ مهيا ڪرڻ لاءِ آن ڪريو جيڪا توهان جي اصل حوالن واري ڪلاڪ سان مٽائي سگهي ٿي.
سيڪنڊ ريفرنس ڪلاڪ فريڪئنسي	—	سيڪنڊ ان پٽ ڪلاڪ سگنل جي تعدد کي چونڊيو. ڊفالٽ قدر آهي 100.0 MHz. گھٽ ۾ گھٽ ۽ وڌ ۾ وڌ قدر استعمال ٿيل ڊوائيس تي منحصر آھي.
ٺاھيو 'active_clk' سگنل استعمال ۾ ان پٽ گھڙي کي ظاهر ڪرڻ لاء	چالو يا بند ڪريو	فعال ڪلڪ آئوٽ ٺاهڻ لاءِ آن ڪريو. فعال ڪلڪ آئوٽ ان پٽ گھڙي کي اشارو ڪري ٿو جيڪو PLL پاران استعمال ۾ آهي. آئوٽ پٽ سگنل گهٽ ڏيکاري ٿو refclk ۽ آئوٽ پُٽ سگنل اعلي اشارو refclk1.
هر هڪ ان پٽ گھڙي لاءِ 'clkbad' سگنل ٺاهيو	چالو يا بند ڪريو	کوليو ٻه ڪلڪ بيڊ آئوٽ پُٽ ٺاهڻ لاءِ، هڪ هر ان پٽ ڪلاڪ لاءِ. آئوٽ پٽ سگنل گهٽ اشارو ڪري ٿو ڪلاڪ ڪم ڪري رهيو آهي ۽ آئوٽ پٽ سگنل وڌيڪ اشارو ڪري ٿو ڪلاڪ ڪم نه ڪري رهيو آهي.
سوئچ اوور موڊ	خودڪار سوئچ اوور, دستي سوئچ اوور، يا دستي اوور رائڊ سان خودڪار سوئچ اوور	ڊيزائن جي ايپليڪيشن لاءِ سوئچ اوور موڊ بيان ڪري ٿو. IP ٽي سوئچ اوور موڊس کي سپورٽ ڪري ٿو: • جيڪڏھن توھان چونڊيو خودڪار سوئچ اوور موڊ، پي ايل ايل سرڪٽي مانيٽر ڪري ٿو چونڊيل ريفرنس ڪلاڪ. جيڪڏھن ھڪڙي گھڙي بند ٿي وڃي ٿي، سرڪٽ خود بخود ڪجھ گھڙي جي چڪر ۾ بيڪ اپ گھڙي ڏانھن سوئچ ڪري ٿو ۽ اسٽيٽس سگنل، ڪلڪ بيڊ ۽ فعال ڪلڪ کي اپڊيٽ ڪري ٿو. • جيڪڏھن توھان چونڊيو دستي سوئچ اوور موڊ، جڏهن ڪنٽرول سگنل، extswitch، لاجڪ هاءِ کان لاجڪ لو ۾ تبديل ٿئي ٿو، ۽ گهٽ ۾ گهٽ ٽن ڪلاڪ سائيڪلن لاءِ گهٽ رهي ٿو، ان پٽ ڪلاڪ ٻئي ڪلاڪ ڏانهن سوئچ ٿي وڃي ٿو. Extswitch FPGA بنيادي منطق يا ان پٽ پن مان ٺاهي سگھجي ٿو. • جيڪڏهن توهان چونڊيو دستي اوور رائڊ سان خودڪار سوئچ اوور موڊ، جڏهن extswitch سگنل گهٽ آهي، اهو خودڪار سوئچ فنڪشن کي ختم ڪري ٿو. جيستائين extswitch گهٽ رهي ٿي، وڌيڪ سوئچ اوور جي عمل کي روڪيو ويو آهي. ھن موڊ کي چونڊڻ لاءِ، توھان جي ٻن گھڙين جا ذريعا ھلڻ گهرجن ۽ ٻن گھڙين جي فريڪوئنسي 20 سيڪڙو کان وڌيڪ فرق نٿي ڪري سگھي. جيڪڏهن ٻئي گھڙيون ساڳيا فريڪوئنسي تي نه آهن، پر انهن جي مدت جو فرق 20٪ جي اندر آهي، ڪلاڪ جي نقصان جي سڃاڻپ بلاڪ گم ٿيل ڪلاڪ کي ڳولي سگهي ٿو. PLL گهڻو ڪري PLL گھڙي ان پٽ سوئچ اوور کان پوءِ لاڪ مان نڪري ويندو آهي ۽ ٻيهر لاڪ ڪرڻ لاءِ وقت جي ضرورت هوندي آهي.
مٽائڻ جي دير	0–7	سوئچ اوور جي عمل ۾ چڪر جي دير جي مخصوص مقدار کي شامل ڪري ٿو. ڊفالٽ قدر 0 آهي.
PLL LVDS_CLK / LOADEN ٻاھرين پورٽ تائين رسائي	معذور, LVDS_CLK/ فعال ڪريو لوڊ 0، يا LVDS_CLK/ فعال ڪريو لوڊ 0 ۽ 1	چونڊيو LVDS_CLK/LOADEN 0 کي فعال ڪريو or LVDS_CLK/ LOADEN 0 ۽ 1 کي فعال ڪريو PLL lvds_clk کي چالو ڪرڻ يا لوڊ ڪرڻ لاءِ آئوٽ پٽ پورٽ. ھن پيٽرولر کي فعال ڪري ٿو ان صورت ۾ جڏھن PLL ھڪڙي LVDS SERDES بلاڪ کي خارجي PLL سان فيڊ ڪري ٿو. جڏهن LVDS بندرگاهن سان I/O PLL outclk بندرگاهن کي استعمال ڪندي، outclk[0..3] lvds_clk[0,1] ۽ لوڊ ڪرڻ[0,1] بندرگاهن لاءِ استعمال ٿيندا آهن، outclk4 استعمال ڪري سگھجن ٿا coreclk بندرگاهن لاءِ.
PLL DPA آئوٽ پورٽ تائين رسائي کي فعال ڪريو	چالو يا بند ڪريو	PLL DPA آئوٽ پورٽ کي فعال ڪرڻ لاءِ چالو ڪريو.
*جاري رهيو…*

پيرا ميٽر	قانوني قدر	وصف
PLL خارجي گھڙي ٻاھرين پورٽ تائين رسائي کي فعال ڪريو	چالو يا بند ڪريو	PLL خارجي گھڙي ٻاھرين پورٽ کي فعال ڪرڻ لاءِ چالو ڪريو.
وضاحت ڪري ٿو ته ڪھڙي آئوٽ ڪلڪ کي استعمال ڪيو وڃي extclk_out[0] ماخذ	C0 – C8	extclk_out[0] ماخذ طور استعمال ٿيڻ لاءِ outclk پورٽ بيان ڪري ٿو.
وضاحت ڪري ٿو ته ڪھڙي آئوٽ ڪلڪ کي استعمال ڪيو وڃي extclk_out[1] ماخذ	C0 – C8	extclk_out[1] ماخذ طور استعمال ٿيڻ لاءِ outclk پورٽ بيان ڪري ٿو.

Cascading Tab

جدول 3. IOPLL IP ڪور پيرا ميٽرس – Cascading Tab3

پيرا ميٽر	قانوني قدر	وصف
هيٺيون وهڪرو PLL سان ڳنڍڻ لاءِ هڪ 'cascade out' سگنل ٺاهيو	چالو يا بند ڪريو	cascade_out پورٽ ٺاهڻ لاءِ آن ڪريو، جنهن مان ظاهر ٿئي ٿو ته هي PLL هڪ ذريعو آهي ۽ هڪ منزل سان ڳنڍي ٿو (هيٺ وهڪري) PLL.
بيان ڪري ٿو ڪھڙي آئوٽ ڪلڪ کي استعمال ڪيو وڃي cascading ماخذ طور	0–8	cascading ذريعو بيان ڪري ٿو.
اپ اسٽريم PLL سان ڳنڍڻ لاءِ ايڊجپلين يا سي ايل ايل سگنل ٺاهيو	چالو يا بند ڪريو	ان پٽ پورٽ ٺاھڻ لاءِ آن ڪريو، جيڪو ظاھر ڪري ٿو ته ھي PLL ھڪ منزل آھي ۽ ھڪ ماخذ (اپ اسٽريم) PLL سان ڳنڍي ٿو.

Dynamic Reconfiguration Tab

ٽيبل 4. IOPLL IP ڪور پيرا ميٽرز - متحرڪ ريڪنفيگريشن ٽيب

پيرا ميٽر	قانوني قدر	وصف
PLL جي متحرڪ بحالي کي فعال ڪريو	چالو يا بند ڪريو	هن PLL جي متحرڪ ٻيهر ترتيب ڏيڻ کي فعال ڪريو (PLL Reconfig Intel FPGA IP core سان گڏ).
متحرڪ مرحلو شفٽ بندرگاهن تائين رسائي کي فعال ڪريو	چالو يا بند ڪريو	PLL سان متحرڪ مرحلو شفٽ انٽرفيس کي فعال ڪريو.
MIF نسل جا اختيار (3)	پيدا ڪرڻ نئون MIF File, موجوده MIF ۾ ترتيب شامل ڪريو File، ۽ MIF ٺاهيو File IP جي پيداوار دوران	يا ته هڪ نئون .mif ٺاهيو file I/O PLL جي موجوده تشڪيل تي مشتمل آھي، يا ھن ٺاھ جوڙ کي موجوده .mif ۾ شامل ڪريو file. توهان هن .mif استعمال ڪري سگهو ٿا file متحرڪ ٻيهر ترتيب ڏيڻ دوران I/O PLL کي ان جي موجوده سيٽنگن ۾ ٻيهر ترتيب ڏيڻ لاءِ.
نئون MIF ڏانهن رستو file (4)	—	جڳھ داخل ڪريو ۽ file نئين .mif جو نالو file پيدا ٿيڻ.
موجوده MIF ڏانهن رستو file (5)	—	جڳھ داخل ڪريو ۽ file موجوده .mif جو نالو file توهان کي شامل ڪرڻ جو ارادو آهي.
*جاري رهيو…*

هي پيٽرول صرف موجود آهي جڏهن PLL جي متحرڪ ٻيهر ترتيب ڏيڻ کي چالو ڪيو وڃي.

هي پيٽرول صرف موجود آهي جڏهن نئون MIF ٺاهيو File MIF نسل جي طور تي چونڊيو ويو آهي
اختيار.

پيرا ميٽر	قانوني قدر	وصف
MIF اسٽريمنگ لاءِ متحرڪ مرحلو شفٽ کي فعال ڪريو (3)	چالو يا بند ڪريو	PLL ٻيهر ترتيب ڏيڻ لاءِ متحرڪ مرحلو شفٽ ملڪيتن کي ذخيرو ڪرڻ لاءِ آن ڪريو.
ڊي پي ايس ڪائونٽر جي چونڊ (6)	C0-C8, سڀ سي, or M	متحرڪ مرحلو شفٽ کان گذرڻ لاءِ ڪائونٽر چونڊيو. M راءِ شماري آھي ۽ C پوسٽ-اسڪيل ڪاؤنٽر آھي.
متحرڪ مرحلن جي شفٽ جو تعداد (6)	1–7	مرحلو شفٽ جي واڌاري جو تعداد چونڊيو. ھڪڙي مرحلي جي شفٽ جي واڌ جي ماپ VCO مدت جي 1/8 جي برابر آھي. ڊفالٽ قدر آهي 1.
متحرڪ مرحلو شفٽ جي هدايت (6)	مثبت or ناڪاري	PLL MIF ۾ ذخيرو ڪرڻ لاء متحرڪ مرحلو شفٽ جي هدايت کي طئي ڪري ٿو.

هي پيٽرول صرف موجود آهي جڏهن موجوده MIF ۾ ترتيب شامل ڪريو File MIF Generation Option طور چونڊيو ويو آهي

IOPLL IP ڪور پيٽرولر - ڳوڙهي پيرا ميٽرز ٽيب

جدول 5. IOPLL IP ڪور پيرا ميٽرز – Advanced Parameters Tab

پيرا ميٽر	قانوني قدر	وصف
ترقي يافته پيٽرولر	—	ڏيکاري ٿو جسماني PLL سيٽنگن جو ٽيبل جيڪو توهان جي ان پٽ جي بنياد تي لاڳو ڪيو ويندو.

فنڪشنل وضاحت

هڪ I/O PLL هڪ فريڪوئنسي-ڪنٽرول سسٽم آهي جيڪو هڪ آئوٽ ڪلاڪ ٺاهي ٿو پاڻ کي ان پٽ ڪلاڪ سان هم وقت سازي ڪري. PLL ان پٽ سگنل ۽ وول جي آئوٽ سگنل جي وچ ۾ مرحلن جي فرق جو مقابلو ڪري ٿوtage-controlled oscillator (VCO) ۽ پوءِ ان پٽ يا ريفرنس سگنل جي فريڪوئنسي تي مسلسل فيز اينگل (لاڪ) کي برقرار رکڻ لاءِ فيز سنڪرونائيزيشن انجام ڏئي ٿو. سسٽم جي هم وقت سازي يا منفي موٽڻ وارو لوپ PLL کي مرحلو بند ٿيڻ تي مجبور ڪري ٿو.
توھان PLLs کي ترتيب ڏئي سگھوٿا فريڪوئنسي ملائيندڙ، ورهائيندڙ، ڊيموڊيوليٽر، ٽريڪنگ جنريٽر، يا ڪلاڪ ريڪوري سرڪٽس. توهان PLLs استعمال ڪري سگهو ٿا مستحڪم تعدد پيدا ڪرڻ لاءِ، هڪ شور واري ڪميونيڪيشن چينل مان سگنل وصول ڪرڻ، يا توهان جي سڄي ڊيزائن ۾ ڪلاڪ سگنل ورهائڻ لاءِ.

PLL جي بلڊنگ بلاڪ

I/O PLL جا مکيه بلاڪ آھن فيز فريڪوئنسي ڊيڪٽر (PFD)، چارج پمپ، لوپ فلٽر، VCO، ۽ ڪائونٽر، جھڙوڪ فيڊبڪ ڪائونٽر (M)، ھڪ پري-اسڪيل ڪائونٽر (N)، ۽ پوسٽ- ماپ شمار ڪندڙ (سي). PLL آرڪيٽيڪچر ان ڊوائيس تي منحصر آهي جيڪو توهان پنهنجي ڊزائن ۾ استعمال ڪيو ٿا.

هي پيٽرولر صرف موجود آهي جڏهن MIF اسٽريمنگ لاءِ متحرڪ فيز شفٽ کي فعال ڪيو وڃي.

عام I/O PLL آرڪيٽيڪچر

هيٺين اصطلاحن کي عام طور تي استعمال ڪيو ويندو آهي PLL جي رويي کي بيان ڪرڻ لاء:
PLL لاڪ ٽائيم- پڻ سڃاتو وڃي ٿو PLL حصول وقت. PLL لاڪ ٽائيم PLL لاءِ وقت آھي ھدف فريڪوئنسي ۽ فيز رشتي حاصل ڪرڻ لاءِ پاور اپ کان پوءِ، پروگرام ٿيل آئوٽ پُٽ فريڪوئنسي تبديليءَ کان پوءِ، يا PLL ري سيٽ ڪرڻ کان پوءِ. نوٽ: سموليشن سافٽ ويئر هڪ حقيقي PLL لاڪ ٽائيم ماڊل نٿو ڪري. تخليق هڪ غير حقيقي طور تي تيز تالا وقت ڏيکاري ٿو. حقيقي تالا جي وقت جي وضاحت لاء، ڊوائيس جي ڊيٽا شيٽ ڏانهن رجوع ڪريو.
PLL ريزوليوشن - PLL VCO جي گھٽ ۾ گھٽ تعدد جي واڌاري جي قيمت. M ۽ N ڳڻپيندڙن ۾ بٽ جو تعداد PLL قرارداد جي قيمت کي طئي ڪري ٿو.
پي ايل ايل ايسampلي شرح - ايف آر ايف ايسampPLL ۾ مرحلو ۽ تعدد جي اصلاح کي انجام ڏيڻ جي ضرورت آهي ling فريڪوئنسي. پي ايل ايل ايسample شرح fREF / N آهي.

PLL تالا

PLL لاڪ مرحلو فريکوئنسي ڊيڪٽر ۾ ٻن ان پٽ سگنلن تي منحصر آهي. تالا سگنل PLLs جو ھڪڙو غير مطابقت پذير ٻاھر آھي. گيٽ جي لاک سگنل کي گھڙڻ لاءِ گھربل سائيڪلن جو تعداد PLL ان پٽ گھڙي تي منحصر آھي جيڪو گيٽ-لاڪ سرڪٽي کي گھڙي ٿو. PLL جي وڌ ۾ وڌ تالا واري وقت کي PLL ان پٽ گھڙي جي مدت جي حساب سان ورهايو گھڙي جي چڪر جي تعداد کي ڳڻڻ لاءِ گھربل تالا سگنل کي.

آپريشن جا طريقا

IOPLL IP ڪور ڇهه مختلف ڪلاڪ موٽڻ واري طريقن کي سپورٽ ڪري ٿو. هر موڊ گھڙي جي ضرب ۽ تقسيم جي اجازت ڏئي ٿو، مرحلو ڦيرائڻ، ۽ فرض-سائيڪل پروگرامنگ.

ٻاھرين گھڙين

IOPLL IP ڪور نو ڪلاڪ ٻاھرين سگنلن تائين ٺاھي سگھي ٿو. ٺاهيل ڪلاڪ آئوٽ پٽ سگنلز ڪلاڪ ڪن ٿا ڪور يا خارجي بلاڪ کي ڪور کان ٻاهر.
توھان استعمال ڪري سگھوٿا ري سيٽ سگنل کي ريٽ ڪرڻ لاءِ ٻاھرين گھڙي جي قيمت 0 تي ۽ PLL ٻاھرين گھڙين کي غير فعال ڪريو.
هر ٻاھر نڪرڻ واري گھڙي ۾ درخواست ٿيل سيٽنگن جو ھڪڙو سيٽ آھي جتي توھان مطلوب قدر بيان ڪري سگھو ٿا ٻاھرين جي تعدد، مرحلو شفٽ، ۽ ڊيوٽي چڪر لاءِ. گهربل سيٽنگون سيٽنگون آھن جيڪي توھان پنھنجي ڊيزائن ۾ لاڳو ڪرڻ چاھيو ٿا.

فريڪوئنسي، فيز شفٽ، ۽ ڊيوٽي چڪر لاءِ اصل قدر ويجھي سيٽنگون آھن (مرضي سيٽنگن جو بھترين اندازا) جيڪي PLL سرڪٽ ۾ لاڳو ڪري سگھجن ٿيون.

حوالو ڪلاڪ سوئچ اوور

ريفرنس ڪلاڪ سوئچ اوور فيچر PLL کي اجازت ڏئي ٿو ته ٻن ريفرنس ان پٽ گھڙين جي وچ ۾ سوئچ ڪري. ھي فيچر استعمال ڪريو گھڙي جي بيڪاريءَ لاءِ، يا ڊبل ڪلاڪ ڊومين جي ايپليڪيشن لاءِ جيئن سسٽم ۾. سسٽم هڪ بيڪار ڪلاڪ کي ڦري سگهي ٿو جيڪڏهن پرائمري ڪلاڪ هلڻ بند ٿي وڃي.
ريفرنس ڪلاڪ سوئچ اوور جي خصوصيت کي استعمال ڪندي، توھان ٻئي ان پٽ گھڙي لاءِ تعدد بيان ڪري سگھو ٿا، ۽ موڊ چونڊيو ۽ سوئچ اوور لاءِ دير ڪري سگھو ٿا.

گھڙي جي نقصان جو پتو لڳائڻ ۽ حوالو گھڙي سوئچ اوور بلاڪ ھيٺ ڏنل ڪم آھي:

ريفرنس ڪلاڪ جي حالت کي مانيٽر ڪري ٿو. جيڪڏهن حوالو گھڙي ناڪام ٿئي ٿي، گھڙي خود بخود بيڪ اپ گھڙي انپٽ ماخذ ڏانھن سوئچ ڪري ٿي. گھڙي واقعي کي خبردار ڪرڻ لاءِ clkbad ۽ Activeclk سگنلن جي حالت کي اپڊيٽ ڪري ٿو.
ٻن مختلف تعدد جي وچ ۾ حوالن جي گھڙي کي اڳتي ۽ پوئتي مٽائي ٿو. دستي طور تي سوئچ ايڪشن کي ڪنٽرول ڪرڻ لاءِ Extswitch سگنل استعمال ڪريو. سوئچ اوور ٿيڻ کان پوء، PLL عارضي طور تي تالا وڃائي سگھي ٿو ۽ حساب جي عمل جي ذريعي وڃو.

PLL-to-PLL Cascading

جيڪڏھن توھان پنھنجي ڊيزائن ۾ PLLs کي ڇڪايو ٿا، ماخذ (اپ اسٽريم) پي ايل ايل کي گھٽ بينڊوڊٿ سيٽنگ ھجڻ گھرجي، جڏھن ته منزل (ڊائون اسٽريم) پي ايل ايل کي ھاء بينڊوڊٿ سيٽنگ ھجڻ گھرجي. cascading دوران، ماخذ PLL جي پيداوار منزل PLL جي حوالي گھڙي (ان پٽ) طور ڪم ڪري ٿو. cascaded PLLs جي بينڊوڊٿ سيٽنگون مختلف ھجن. جيڪڏهن cascaded PLLs جي بينڊوڊٿ سيٽنگون ساڳيون آهن، cascaded PLLs شايد ampلائف فيز شور ڪجهه تعدد تي. ايڊجپلين ان پٽ ڪلاڪ جو ذريعو استعمال ڪيو ويندو آهي انٽر-ڪاسڪيڊنگ لاءِ فريڪچرل فريڪشنل PLLs جي وچ ۾.

بندرگاهن

ٽيبل 6. IOPLL IP ڪور پورٽس

پيرا ميٽر	قسم	حالت	وصف
refclk	ان پٽ	گھربل	حوالو گھڙي جو ذريعو جيڪو I/O PLL کي هلائي ٿو.
پهريون	ان پٽ	گھربل	ٻاھرين گھڙين لاءِ اسينڪرونس ري سيٽ پورٽ. ھن پورٽ کي ھاءِ ڊرائيو ڪريو سڀني ٻاھرين گھڙين کي 0 جي قيمت تي ري سيٽ ڪرڻ لاءِ. توھان کي ھن بندرگاھ کي يوزر ڪنٽرول سگنل سان ڳنڍڻو پوندو.
fbclk	ان پٽ	اختياري	I/O PLL لاءِ خارجي راءِ ان پٽ پورٽ. IOPLL IP ڪور هي بندرگاهه ٺاهي ٿو جڏهن I/O PLL خارجي موٽ واري موڊ يا صفر-ديري بفر موڊ ۾ ڪم ڪري رهيو آهي. موٽڻ واري لوپ کي مڪمل ڪرڻ لاءِ، بورڊ جي سطح جو ڪنيڪشن لازمي طور تي fbclk بندرگاهه ۽ I/O PLL جي ٻاهرين گھڙي جي ٻاھرين ٻاھرين بندرگاھ کي ڳنڍڻ گھرجي.
fboutclk	ٻاھر	اختياري	اهو بندرگاهه جيڪو فيڊ ڪري ٿو fbclk بندرگاهن کي mimic circuitry ذريعي. fboutclk پورٽ صرف ان صورت ۾ موجود آهي جڏهن I/O PLL خارجي موٽ واري موڊ ۾ آهي.
zdbfbclk	ٻه طرفي	اختياري	bidirectional بندرگاھ جيڪو mimic circuitry سان ڳنڍي ٿو. ھن بندرگاھ کي ھڪ طرفي پن سان ڳنڍڻ گھرجي جيڪو I/O PLL جي مثبت موٽ ۾ وقف ٿيل آئوٽ پن پن تي رکيل آھي. zdbfbclk بندرگاهه صرف ان صورت ۾ موجود آهي جڏهن I/O PLL صفر دير واري بفر موڊ ۾ آهي. صفر-تاخير بفر موڊ استعمال ڪرڻ وقت سگنل جي عڪاسي کان بچڻ لاءِ، ٻه طرفي I/O پن تي بورڊ جا نشان نه رکو.
بند ٿيل	ٻاھر	اختياري	IOPLL IP ڪور هن پورٽ کي تيز ڪري ٿو جڏهن PLL تالا حاصل ڪري ٿو. بندرگاهه بلند رهي ٿو جيستائين IOPLL بند ٿيل آهي. I/O PLL لاڪ ٿيل بندرگاھ تي زور ڏئي ٿو جڏھن ريفرنس ڪلاڪ ۽ فيڊ بيڪ ڪلاڪ جا مرحلا ۽ تعدد
*جاري رهيو…*

پيرا ميٽر	قسم	حالت	وصف
			ساڳيو يا تالا سرڪٽ رواداري جي اندر. جڏهن ٻن ڪلاڪ سگنلن جي وچ ۾ فرق تالا سرڪٽ رواداري کان وڌي ٿو، I/O PLL تالا وڃائي ٿو.
refclk1	ان پٽ	اختياري	ٻيو حوالو گھڙي جو ذريعو جيڪو ڊرائيو ڪري ٿو I/O PLL ڪلاڪ سوئچ اوور خصوصيت لاءِ.
extswitch	ان پٽ	اختياري	گھٽ ۾ گھٽ 1 ڪلاڪ جي چڪر لاءِ Extswitch سگنل گھٽ (0'b3) کي دستي طور تي گھڙي کي سوئچ ڪرڻ لاءِ زور ڏيو.
فعال ڪلڪ	ٻاھر	اختياري	آئوٽ پٽ سگنل ظاهر ڪرڻ لاءِ ته ڪهڙو حوالو گھڙي جو ذريعو I/O PLL پاران استعمال ڪيو ويو آهي.
clkbad	ٻاھر	اختياري	ٻاھر نڪرندڙ سگنل جيڪو اشارو ڪري ٿو ريفرنس ڪلاڪ جي ماخذ جي حالت سٺي يا خراب آھي.
cascade_out	ٻاھر	اختياري	آئوٽ پٽ سگنل جيڪو فيڊ اسٽريم I/O PLL ۾.
adjplin	ان پٽ	اختياري	ان پٽ سگنل جيڪو اپ اسٽريم I/O PLL کان فيڊ ڪري ٿو.
outclk_[]	ٻاھر	اختياري	I/O PLL کان ٻاھرين گھڙي.

IOPLL Intel FPGA IP ڪور يوزر گائيڊ آرڪائيوز

جيڪڏهن هڪ IP ڪور نسخو درج نه ڪيو ويو آهي، اڳوڻي IP ڪور ورزن لاء صارف گائيڊ لاڳو ٿئي ٿو

IP ڪور نسخو	استعمال ڪندڙ ھدايت
17.0	Altera I/O فيز بند ٿيل لوپ (Altera IOPLL) IP ڪور يوزر گائيڊ
16.1	Altera I/O فيز بند ٿيل لوپ (Altera IOPLL) IP ڪور يوزر گائيڊ
16.0	Altera I/O فيز بند ٿيل لوپ (Altera IOPLL) IP ڪور يوزر گائيڊ
15.0	Altera I/O فيز بند ٿيل لوپ (Altera IOPLL) IP ڪور يوزر گائيڊ

IOPLL Intel FPGA IP ڪور يوزر گائيڊ لاءِ دستاويز جي نظرثاني جي تاريخ

دستاويزي نسخو	Intel Quartus® وزيراعظم نسخو	تبديليون
2019.06.24	18.1	۾ وقف ٿيل گھڙي جي انپٽس لاءِ تفصيل کي اپڊيٽ ڪيو عام I/O PLL آرڪيٽيڪچر خاڪو
2019.01.03	18.1	• اپڊيٽ ڪيو PLL LVDS_CLK/LOADEN ٻاھرين پورٽ تائين رسائي ۾ پيٽرولر IOPLL IP ڪور پيٽرولر - سيٽنگون ٽيب ٽيبل • ۾ zdbfbclk پورٽ لاءِ تفصيل کي اپڊيٽ ڪيو IOPLL IP ڪور بندرگاهن ٽيبل
2018.09.28	18.1	• ۾ extswitch لاءِ وضاحت کي درست ڪيو IOPLL IP ڪور بندرگاهن ٽيبل • انٽيل ريبرانڊنگ جي مطابق ھيٺين IP ڪورن جو نالو مٽايو: - تبديل ڪيو ويو Altera IOPLL IP core ۾ IOPLL Intel FPGA IP core. - تبديل ڪيو ويو Altera PLL Reconfig IP core to PLL Reconfig Intel FPGA IP core. - تبديل ڪيو ويو Arria 10 FPLL IP core ۾ fPLL Intel Arria 10/Cyclone 10 FPGA IP core.

تاريخ	نسخو	تبديليون
جون 2017	2017.06.16	• Intel Cyclone 10 GX ڊوائيسز لاءِ سپورٽ شامل ڪئي وئي. • Rebranded طور Intel.
ڊسمبر 2016	2016.12.05	IP ڪور جي پهرين بندرگاهه جي وضاحت کي اپڊيٽ ڪيو.
جون 2016	2016.06.23	• اپڊيٽ ٿيل IP ڪور پيٽرولر - سيٽنگون ٽيب ٽيبل. - دستي سوئچ اوور ۽ خودڪار سوئچ اوور لاءِ تفصيل کي اپڊيٽ ڪيو دستي اوور رائڊ پيرا ميٽرز سان. گھڙي جي سوئچ اوور ڪنٽرول سگنل فعال گھٽ آھي. - سوئچ اوور ڊيلي پيٽرولر لاءِ تفصيل کي اپڊيٽ ڪيو. • IP ڪور پيرا ميٽرز ۾ ڊي پي ايس ڪائونٽر سليڪشن پيراميٽر لاءِ وضاحت ڪيل M ۽ C ڳڻپيوڪر - متحرڪ ريڪنفيگريشن ٽيب ٽيبل. • تبديل ٿيل ڪلاڪ سوئچ اوور پورٽ جو نالو clkswitch مان Extswitch ۾ Typical I/O PLL آرڪيٽيڪچر ڊاگرام ۾.
مئي 2016	2016.05.02	اپڊيٽ ٿيل IP ڪور پيرا ميٽرز - متحرڪ ٻيهر ترتيب ڏيڻ واري ٽيبل ٽيبل.
مئي 2015	2015.05.04	اپڊيٽ ڪيو ويو وضاحت کي فعال ڪرڻ لاءِ رسائي کي PLL LVDS_CLK/LOADEN آئوٽ پٽ پورٽ پيراميٽر ۾ IP ڪور پيرا ميٽرز - سيٽنگون ٽيب ٽيبل. Altera IOPLL ۽ Altera LVDS SERDES IP Cores ٽيبل جي وچ ۾ سگنل انٽرفيس جي لنڪ شامل ڪئي وئي I/O ۽ High Speed I/O Arria 10 Devices باب ۾.
آگسٽ 2014	2014.08.18	شروعاتي ڇڏڻ.

دستاويز / وسيلا

intel UG-01155 IOPLL FPGA IP ڪور [pdf] استعمال ڪندڙ ھدايت
UG-01155 IOPLL FPGA IP ڪور، UG-01155، IOPLL FPGA IP ڪور، FPGA IP ڪور

حوالو

استعمال ڪندڙ دستي

intel UG-01155 IOPLL FPGA IP ڪور

IOPLL Intel® FPGA IP ڪور يوزر گائيڊ