Núcleo IP Intel UG-01155 IOPLL FPGA

Actualizado para Intel® Quartus® Prime Design Suite: 18.1

Guía del usuario de Intel® FPGA IP Core de IOPLL

El núcleo IP IOPLL Intel® FPGA le permite configurar los ajustes de Intel Arria® 10 e Intel Cyclone® 10 GX I/O PLL.

El núcleo IP de IOPLL admite las siguientes funciones:

• Admite seis modos de retroalimentación de reloj diferentes: directo, retroalimentación externa, normal, fuente síncrona, búfer de retardo cero y modo LVDS.
• Genera hasta nueve señales de salida de reloj para los dispositivos Intel Arria 10 e Intel CycloneM 10 GX.
• Cambia entre dos relojes de entrada de referencia.
• Admite entrada PLL adyacente (adjpllin) para conectarse con un PLL ascendente en modo de cascada PLL.
• Genera la inicialización de la memoria File (.mif) y permite la reconfiguración dinámica de PLL.
• Soporta cambio de fase dinámico PLL.

Información relacionada

• Introducción a los núcleos IP Intel FPGA
  Proporciona más información sobre los núcleos IP de Intel FPGA y el editor de parámetros.
• Modos de funcionamiento en la página 9
• Relojes de salida en la página 10
• Cambio de reloj de referencia en la página 10
• Cascada de PLL a PLL en la página 11
• Archivos de la guía del usuario de Intel FPGA IP Core de IOPLL en la página 12

Proporciona una lista de guías de usuario para versiones anteriores de IOPLL Intel FPGA IP core.

Soporte para familias de dispositivos

El núcleo IP de IOPLL solo es compatible con las familias de dispositivos Intel Arria 10 e Intel Cyclone 10 GX.

Parámetros básicos de IP de IOPLL

El editor de parámetros principales de IP de IOPLL aparece en la categoría PLL del catálogo de IP.

Parámetro	Valor legal	Descripción
Familia de dispositivos	Intel Arria 10, Intel Ciclón 10 GX	Especifica la familia de dispositivos.
Componente	—	Especifica el dispositivo de destino.
Grado de velocidad	—	Especifica el grado de velocidad para el dispositivo de destino.
Modo PLL	Entero-N LLP	Especifica el modo utilizado para el núcleo IP de IOPLL. La única selección legal es Entero-N PLL. Si necesita un PLL fraccional, debe usar el núcleo IP fPLL Intel Arria 10/Cyclone 10 FPGA.
Frecuencia de reloj de referencia	—	Especifica la frecuencia de entrada para el reloj de entrada, refclk, en MHz. El valor predeterminado es 100.0 MHz. El valor mínimo y máximo depende del dispositivo seleccionado.
Habilitar puerto de salida bloqueado	Encender o apagar	Actívelo para habilitar el puerto bloqueado.
Habilitar parámetros de reloj de salida física	Encender o apagar	Actívelo para ingresar los parámetros físicos del contador PLL en lugar de especificar una frecuencia de reloj de salida deseada.
Modo de operación	directo, retroalimentación externa, normal, fuente síncrona, búfer de retardo cero, o lvds	Especifica el funcionamiento del PLL. La operación por defecto es directo modo. • Si selecciona el directo modo, el PLL minimiza la longitud de la ruta de retroalimentación para producir la fluctuación más pequeña posible en la salida del PLL. Las salidas del reloj interno y del reloj externo del PLL están desfasadas con respecto a la entrada del reloj del PLL. En este modo, el PLL no compensa ninguna red de reloj. • Si selecciona el normal modo, el PLL compensa el retraso de la red de reloj interna utilizada por la salida del reloj. Si el PLL también se usa para controlar un pin de salida de reloj externo, se produce un cambio de fase correspondiente de la señal en el pin de salida. • Si selecciona el fuente síncrona modo, el retraso del reloj desde el pin hasta el registro de entrada de E/S coincide con el retraso de datos desde el pin hasta el registro de entrada de E/S. • Si selecciona el retroalimentación externa modo, debe conectar el puerto de entrada fbclk a un pin de entrada. Una conexión a nivel de placa debe conectar tanto el pin de entrada como el puerto de salida del reloj externo, fboutclk. El puerto fbclk está alineado con el reloj de entrada. • Si selecciona el búfer de retardo cero modo, el PLL debe alimentar un pin de salida de reloj externo y compensar el retraso introducido por ese pin. La señal observada en el pin se sincroniza con el reloj de entrada. La salida del reloj PLL se conecta al puerto altbidir y maneja zdbfbclk como puerto de salida. Si el PLL también impulsa la red de reloj interno, se produce un cambio de fase correspondiente de esa red. • Si selecciona el lvds modo, se mantiene la misma relación de tiempo de reloj y datos de los pines en el registro de captura interno SERDES. El modo compensa los retrasos en la red del reloj LVDS y entre el pin de datos y el pin de entrada del reloj a las rutas de registro de captura SERDES.
Número de relojes	1–9	Especifica la cantidad de relojes de salida necesarios para cada dispositivo en el diseño de PLL. Los ajustes solicitados para la frecuencia de salida, el cambio de fase y el ciclo de trabajo se muestran según la cantidad de relojes seleccionados.
Especifique la frecuencia de VCO	Encender o apagar	Le permite restringir la frecuencia de VCO al valor especificado. Esto es útil cuando se crea un PLL para el modo externo LVDS, o si se desea un tamaño de paso de cambio de fase dinámico específico.
continuado…

Parámetro	Valor legal	Descripción
Frecuencia VCO (1)	—	• Cuando Habilitar parámetros de reloj de salida física está encendido: muestra la frecuencia de VCO en función de los valores de Frecuencia de reloj de referencia, Factor de multiplicación (contador M), y Factor de división (contador N). • Cuando Habilitar parámetros de reloj de salida física está apagado: le permite especificar el valor solicitado para la frecuencia de VCO. El valor predeterminado es 600.0 MHz.
Dar el nombre global del reloj	Encender o apagar	Le permite cambiar el nombre del reloj de salida.
Nombre del reloj	—	El nombre del reloj de usuario para Restricciones de diseño de sinopsis (SDC).
Frecuencia deseada	—	Especifica la frecuencia de reloj de salida del puerto de reloj de salida correspondiente, outclk[], en MHz. El valor predeterminado es 100.0 MHz. Los valores mínimo y máximo dependen del dispositivo utilizado. El PLL solo lee los números en los primeros seis lugares decimales.
Frecuencia real	—	Le permite seleccionar la frecuencia de reloj de salida real de una lista de frecuencias alcanzables. El valor predeterminado es la frecuencia alcanzable más cercana a la frecuencia deseada.
Unidades de cambio de fase	ps or grados	Especifica la unidad de cambio de fase para el puerto de reloj de salida correspondiente, outclk[], en picosegundos (ps) o grados.
Cambio de fase deseado	—	Especifica el valor solicitado para el cambio de fase. El valor predeterminado es 0 ps.
Cambio de fase real	—	Le permite seleccionar el cambio de fase real de una lista de valores de cambio de fase alcanzables. El valor predeterminado es el cambio de fase alcanzable más cercano al cambio de fase deseado.
Ciclo de trabajo deseado	0.0–100.0	Especifica el valor solicitado para el ciclo de trabajo. El valor predeterminado es 50.0%.
Ciclo de trabajo real	—	Le permite seleccionar el ciclo de trabajo real de una lista de valores de ciclo de trabajo alcanzables. El valor predeterminado es el ciclo de trabajo alcanzable más cercano al ciclo de trabajo deseado.
Factor de multiplicación (contador M) (2)	4–511	Especifica el factor de multiplicación del contador M. El rango legal del contador M es 4–511. Sin embargo, las restricciones sobre la frecuencia PFD legal mínima y la frecuencia VCO legal máxima restringen el rango efectivo del contador M a 4–160.
Factor de división (contador N) (2)	1–511	Especifica el factor de división del contador N. El rango legal del contador N es 1–511. Sin embargo, las restricciones sobre la frecuencia mínima legal de PFD restringen el rango efectivo del contador N a 1–80.
Factor de división (contador C) (2)	1–511	Especifica el factor de división para el reloj de salida (contador C).

1. Este parámetro solo está disponible cuando Habilitar parámetros de reloj de salida física está desactivado.
2. Este parámetro solo está disponible cuando está activado Habilitar parámetros de reloj de salida física.

Parámetros de IP Core de IOPLL: pestaña Configuración

Tabla 2. Parámetros de IP Core de IOPLL: pestaña Configuración

Parámetro	Valor legal	Descripción
Preajuste de ancho de banda PLL	Bajo, Medio, o Alto	Especifica la configuración preestablecida del ancho de banda de PLL. La selección predeterminada es Bajo.
Restablecimiento automático de PLL	Encender o apagar	Restablece automáticamente el PLL en caso de pérdida de bloqueo.
Cree una segunda clk de entrada 'refclk1'	Encender o apagar	Actívelo para proporcionar un reloj de respaldo adjunto a su PLL que pueda cambiar con su reloj de referencia original.
Segunda frecuencia de reloj de referencia	—	Selecciona la frecuencia de la segunda señal de reloj de entrada. El valor predeterminado es 100.0 MHz. El valor mínimo y máximo depende del dispositivo utilizado.
Cree una señal 'active_clk' para indicar el reloj de entrada en uso	Encender o apagar	Actívelo para crear la salida activeclk. La salida activeclk indica el reloj de entrada que está en uso por el PLL. La señal de salida baja indica refclk y la señal de salida alta indica refclk1.
Cree una señal 'clkbad' para cada uno de los relojes de entrada	Encender o apagar	Actívelo para crear dos salidas clkbad, una para cada reloj de entrada. La señal de salida baja indica que el reloj está funcionando y la señal de salida alta indica que el reloj no está funcionando.
Modo de cambio	Conmutación automática, Conmutación manual, o Conmutación automática con anulación manual	Especifica el modo de conmutación para la aplicación de diseño. La IP admite tres modos de conmutación: • Si selecciona el Conmutación automática modo, el circuito PLL monitorea el reloj de referencia seleccionado. Si un reloj se detiene, el circuito cambia automáticamente al reloj de respaldo en unos pocos ciclos de reloj y actualiza las señales de estado, clkbad y activeclk. • Si selecciona el Conmutación manual modo, cuando la señal de control, extswitch, cambia de lógica alta a lógica baja, y permanece baja durante al menos tres ciclos de reloj, el reloj de entrada cambia al otro reloj. El interruptor externo se puede generar a partir de la lógica del núcleo FPGA o del pin de entrada. • Si selecciona Conmutación automática con anulación manual modo, cuando la señal del interruptor externo es baja, anula la función de interruptor automático. Mientras extswitch permanezca bajo, se bloqueará la acción de conmutación adicional. Para seleccionar este modo, sus dos fuentes de reloj deben estar funcionando y la frecuencia de los dos relojes no puede diferir en más del 20%. Si ambos relojes no están en la misma frecuencia, pero su diferencia de período está dentro del 20%, el bloque de detección de pérdida de reloj puede detectar el reloj perdido. Lo más probable es que el PLL se desenganche después del cambio de entrada del reloj del PLL y necesite tiempo para volver a bloquearse.
Retardo de conmutación	0–7	Agrega una cantidad específica de retraso de ciclo al proceso de cambio. El valor predeterminado es 0.
Acceso al puerto de salida PLL LVDS_CLK/ LOADEN	Desactivado, Habilitar LVDS_CLK/ CARGAR 0, o Habilitar LVDS_CLK/ CARGAR 0 & 1	Seleccionar Habilitar LVDS_CLK/LOADEN 0 or Habilitar LVDS_CLK/LOADEN 0 y 1 para habilitar el puerto de salida PLL lvds_clk o loaden. Habilita este parámetro en caso de que el PLL alimente un bloque LVDS SERDES con PLL externo. Cuando se usan los puertos outclk PLL de E/S con puertos LVDS, outclk[0..3] se usa para puertos lvds_clk[0,1] y loaden[0,1], outclk4 se puede usar para puertos coreclk.
Habilite el acceso al puerto de salida PLL DPA	Encender o apagar	Actívelo para habilitar el puerto de salida PLL DPA.
continuado…

Parámetro	Valor legal	Descripción
Habilite el acceso al puerto de salida de reloj externo PLL	Encender o apagar	Encienda para habilitar el puerto de salida de reloj externo PLL.
Especifica qué outclk se utilizará como fuente extclk_out[0]	C0 – C8	Especifica el puerto outclk que se usará como fuente extclk_out[0].
Especifica qué outclk se utilizará como fuente extclk_out[1]	C0 – C8	Especifica el puerto outclk que se usará como fuente extclk_out[1].

Pestaña en cascada

Tabla 3. Parámetros básicos de IP de IOPLL: pestaña 3 en cascada

Parámetro	Valor legal	Descripción
Cree una señal de 'salida en cascada' para conectarse con un PLL descendente	Encender o apagar	Actívelo para crear el puerto cascade_out, que indica que este PLL es un origen y se conecta con un PLL de destino (descendente).
Especifica qué outclk se utilizará como fuente en cascada	0–8	Especifica la fuente en cascada.
Cree una señal adjpllin o cclk para conectarse con un PLL ascendente	Encender o apagar	Actívelo para crear un puerto de entrada, lo que indica que este PLL es un destino y se conecta con un PLL de origen (ascendente).

Ficha Reconfiguración dinámica

Tabla 4. Parámetros de IP Core de IOPLL: pestaña Reconfiguración dinámica

Parámetro	Valor legal	Descripción
Habilitar la reconfiguración dinámica de PLL	Encender o apagar	Active y habilite la reconfiguración dinámica de este PLL (junto con PLL Reconfig Intel FPGA IP core).
Habilite el acceso a los puertos de cambio de fase dinámicos	Encender o apagar	Active la interfaz de cambio de fase dinámica con el PLL.
Opción Generación FOMIN (3)	Generar Nuevo FOMIN File, Agregar configuración a MIF existente File, y Crear FOMIN File durante la generación de IP	Crea un nuevo .mif file que contiene la configuración actual del PLL de E/S, o agregue esta configuración a un .mif existente file. Puedes usar este .mif file durante la reconfiguración dinámica para reconfigurar el PLL de E/S a su configuración actual.
Camino al Nuevo FOMIN file (4)	—	Ingrese la ubicación y file nombre del nuevo .mif file ser creado.
Camino al FOMIN existente file (5)	—	Ingrese la ubicación y file nombre del .mif existente file pretendes añadir.
continuado…

1. Este parámetro solo está disponible cuando Habilitar reconfiguración dinámica de PLL está activado.
2. Este parámetro solo está disponible cuando Generar nuevo MIF File es seleccionado como Generación FOMIN
   Opción.

   Parámetro	Valor legal	Descripción
   Habilitar cambio de fase dinámico para transmisión MIF (3)	Encender o apagar	Actívelo para almacenar las propiedades de cambio de fase dinámico para la reconfiguración de PLL.
   Selección de contador DPS (6)	C0 – C8, Todo C, or M	Selecciona el contador para sufrir un cambio de fase dinámico. M es el contador de retroalimentación y C son los contadores posteriores a la escala.
   Número de cambios de fase dinámicos (6)	1–7	Selecciona el número de incrementos de cambio de fase. El tamaño de un incremento de cambio de fase único es igual a 1/8 del período VCO. El valor predeterminado es 1.
   Dirección de cambio de fase dinámica (6)	Positivo or Negativo	Determina la dirección de cambio de fase dinámica para almacenar en el PLL MIF.

3. Este parámetro solo está disponible cuando Agregar configuración a MIF existente File se selecciona como opción de generación de FOMIN

Parámetros principales de IOPLL IP: pestaña Parámetros avanzados

Tabla 5. Parámetros de IP Core de IOPLL: pestaña Parámetros avanzados

Parámetro	Valor legal	Descripción
Parámetros avanzados	—	Muestra una tabla de configuraciones físicas de PLL que se implementarán en función de su entrada.

Descripción funcional

• Un PLL de E/S es un sistema de control de frecuencia que genera un reloj de salida al sincronizarse con un reloj de entrada. El PLL compara la diferencia de fase entre la señal de entrada y la señal de salida de un voltagoscilador controlado electrónicamente (VCO) y luego realiza la sincronización de fase para mantener un ángulo de fase constante (bloqueo) en la frecuencia de la señal de entrada o de referencia. La sincronización o bucle de retroalimentación negativa del sistema obliga al PLL a bloquearse en fase.
• Puede configurar los PLL como multiplicadores de frecuencia, divisores, demoduladores, generadores de seguimiento o circuitos de recuperación de reloj. Puede usar PLL para generar frecuencias estables, recuperar señales de un canal de comunicación ruidoso o distribuir señales de reloj en todo su diseño.

Bloques de construcción de un PLL

Los bloques principales del PLL de E/S son el detector de frecuencia de fase (PFD), la bomba de carga, el filtro de bucle, el VCO y los contadores, como un contador de retroalimentación (M), un contador de preescala (N) y un contador de post-escala. contadores de escala (C). La arquitectura PLL depende del dispositivo que utilice en su diseño.

Este parámetro solo está disponible cuando está activado Habilitar cambio de fase dinámico para transmisión MIF.

Arquitectura típica de E/S PLL

• Los siguientes términos se usan comúnmente para describir el comportamiento de un PLL:
  Tiempo de bloqueo de PLL: también conocido como tiempo de adquisición de PLL. El tiempo de bloqueo de PLL es el tiempo que tarda el PLL en alcanzar la frecuencia objetivo y la relación de fase después del encendido, después de un cambio de frecuencia de salida programado o después de un restablecimiento de PLL. Nota: el software de simulación no modela un tiempo de bloqueo de PLL realista. La simulación muestra un tiempo de bloqueo irrealmente rápido. Para conocer la especificación del tiempo de bloqueo real, consulte la hoja de datos del dispositivo.
• Resolución PLL: el valor mínimo de incremento de frecuencia de un VCO PLL. El número de bits en los contadores M y N determina el valor de resolución de PLL.
• PLLamptasa le—el FREF sampfrecuencia requerida para realizar la corrección de fase y frecuencia en el PLL. El PLLampLa tasa es fREF /N.

Bloqueo PLL

El bloqueo PLL depende de las dos señales de entrada en el detector de frecuencia de fase. La señal de bloqueo es una salida asíncrona de los PLL. El número de ciclos necesarios para activar la señal de bloqueo depende del reloj de entrada del PLL que cronometra el circuito de bloqueo activado. Divida el tiempo de bloqueo máximo del PLL por el período del reloj de entrada del PLL para calcular la cantidad de ciclos de reloj necesarios para activar la señal de bloqueo.

Modos de funcionamiento

El núcleo IP de IOPLL admite seis modos de retroalimentación de reloj diferentes. Cada modo permite la multiplicación y división del reloj, el cambio de fase y la programación del ciclo de trabajo.

Relojes de salida

• El núcleo IP de IOPLL puede generar hasta nueve señales de salida de reloj. Las señales de salida de reloj generadas sincronizan el núcleo o los bloques externos fuera del núcleo.
• Puede utilizar la señal de reinicio para restablecer el valor del reloj de salida a 0 y deshabilitar los relojes de salida PLL.
• Cada reloj de salida tiene un conjunto de configuraciones solicitadas donde puede especificar los valores deseados para la frecuencia de salida, el cambio de fase y el ciclo de trabajo. Las configuraciones deseadas son las configuraciones que desea implementar en su diseño.
• Los valores reales para la frecuencia, el cambio de fase y el ciclo de trabajo son las configuraciones más cercanas (la mejor aproximación de las configuraciones deseadas) que se pueden implementar en el circuito PLL.

Cambio de reloj de referencia

La función de cambio de reloj de referencia permite que el PLL cambie entre dos relojes de entrada de referencia. Utilice esta función para la redundancia de reloj o para una aplicación de dominio de reloj dual, como en un sistema. El sistema puede activar un reloj redundante si el reloj principal deja de funcionar.
Con la función de cambio de reloj de referencia, puede especificar la frecuencia para el segundo reloj de entrada y seleccionar el modo y el retraso para el cambio.

El bloque de conmutación de reloj de referencia y detección de pérdida de reloj tiene las siguientes funciones:

• Supervisa el estado del reloj de referencia. Si el reloj de referencia falla, el reloj cambia automáticamente a una fuente de entrada de reloj de respaldo. El reloj actualiza el estado de las señales clkbad y activeclk para alertar del evento.
• Cambia el reloj de referencia hacia adelante y hacia atrás entre dos frecuencias diferentes. Use la señal del interruptor externo para controlar manualmente la acción del interruptor. Después de que ocurre un cambio, el PLL puede perder el bloqueo temporalmente y pasar por el proceso de cálculo.

Cascada de PLL a PLL

Si conecta PLL en cascada en su diseño, el PLL de origen (ascendente) debe tener una configuración de ancho de banda bajo, mientras que el PLL de destino (descendente) debe tener una configuración de ancho de banda alto. Durante la conexión en cascada, la salida del PLL de origen sirve como reloj de referencia (entrada) del PLL de destino. La configuración del ancho de banda de los PLL en cascada debe ser diferente. Si la configuración del ancho de banda de los PLL en cascada es la misma, es posible que los PLL en cascada amplifique el ruido de fase a ciertas frecuencias. La fuente de reloj de entrada adjpllin se utiliza para la interconexión en cascada entre PLL fraccionales fracturables.

Puertos

Tabla 6. Puertos de núcleo IP IOPLL

Parámetro	Tipo	Condición	Descripción
Refclk	Aporte	Requerido	La fuente de reloj de referencia que impulsa el PLL de E/S.
primero	Aporte	Requerido	El puerto de reinicio asíncrono para los relojes de salida. Conduzca este puerto alto para restablecer todos los relojes de salida al valor de 0. Debe conectar este puerto a la señal de control del usuario.
fbclk	Aporte	Opcional	El puerto de entrada de retroalimentación externa para el PLL de E/S. El núcleo IP de IOPLL crea este puerto cuando el PLL de E/S está funcionando en modo de retroalimentación externa o modo de búfer de retardo cero. Para completar el ciclo de retroalimentación, una conexión a nivel de placa debe conectar el puerto fbclk y el puerto de salida de reloj externo del PLL de E/S.
fsobreclk	Producción	Opcional	El puerto que alimenta el puerto fbclk a través del circuito sinóptico. El puerto fboutclk está disponible solo si el PLL de E/S está en modo de retroalimentación externa.
zdbfbclk	Bidireccional	Opcional	El puerto bidireccional que se conecta al circuito mímico. Este puerto debe conectarse a un pin bidireccional que se coloca en el pin de salida dedicado de retroalimentación positiva del PLL de E/S. El puerto zdbfbclk está disponible solo si el PLL de E/S está en modo de búfer de retardo cero. Para evitar el reflejo de la señal cuando se utiliza el modo de búfer de retardo cero, no coloque trazas de placa en el pin de E/S bidireccional.
bloqueado	Producción	Opcional	El núcleo IP de IOPLL eleva este puerto cuando el PLL adquiere el bloqueo. El puerto permanece alto mientras el IOPLL esté bloqueado. El PLL de E/S afirma el puerto bloqueado cuando las fases y frecuencias del reloj de referencia y el reloj de realimentación son las mismas.
continuado…

Parámetro	Tipo	Condición	Descripción
			igual o dentro de la tolerancia del circuito de bloqueo. Cuando la diferencia entre las dos señales de reloj excede la tolerancia del circuito de bloqueo, el PLL de E/S pierde el bloqueo.
refclk1	Aporte	Opcional	Segunda fuente de reloj de referencia que impulsa el PLL de E/S para la función de cambio de reloj.
conmutador externo	Aporte	Opcional	Afirme la señal de extswitch baja (1'b0) durante al menos 3 ciclos de reloj para cambiar manualmente el reloj.
clk activo	Producción	Opcional	Señal de salida para indicar qué fuente de reloj de referencia está utilizando el PLL de E/S.
clkbad	Producción	Opcional	Señal de salida que indica que el estado de la fuente del reloj de referencia es bueno o malo.
cascada_fuera	Producción	Opcional	Señal de salida que alimenta el PLL de E/S aguas abajo.
adjetivo	Aporte	Opcional	Señal de entrada que se alimenta desde el PLL de E/S aguas arriba.
outclk_[]	Producción	Opcional	Reloj de salida de E/S PLL.

Archivos de la guía del usuario de Intel FPGA IP Core de IOPLL

Si no se incluye una versión principal de IP, se aplica la guía del usuario para la versión principal anterior de IP

Versión principal de IP	Guía del usuario
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) Guía del usuario de IP Core
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) Guía del usuario de IP Core
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) Guía del usuario de IP Core
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) Guía del usuario de IP Core

Historial de revisión de documentos para la guía del usuario de Intel FPGA IP Core de IOPLL

Versión del documento	Intel cuarto® Versión principal	Cambios
2019.06.24	18.1	Se actualizó la descripción de las entradas de reloj dedicadas en el Arquitectura típica de E/S PLL diagrama.
2019.01.03	18.1	• Actualizado el Acceso al puerto de salida PLL LVDS_CLK/LOADEN parámetro en el Parámetros de IP Core de IOPLL: pestaña Configuración mesa. • Se actualizó la descripción del puerto zdbfbclk en el Puertos de núcleo IP IOPLL mesa.
2018.09.28	18.1	• Se corrigió la descripción de extswitch en el Puertos de núcleo IP IOPLL mesa. • Cambió el nombre de los siguientes núcleos de IP según el cambio de marca de Intel: — Se cambió el núcleo IP de Altera IOPLL por el núcleo IP de IOPLL Intel FPGA. — Se cambió el núcleo de IP de reconfiguración de PLL de Altera por el núcleo de IP de Intel FPGA de reconfiguración de PLL. — Se cambió el núcleo IP Arria 10 FPLL por el núcleo IP fPLL Intel Arria 10/Cyclone 10 FPGA.

Fecha	Versión	Cambios
Junio ​​de 2017	2017.06.16	• Soporte agregado para dispositivos Intel Cyclone 10 GX. • Renombrado como Intel.
Diciembre de 2016	2016.12.05	Se actualizó la descripción del primer puerto del IP core.
Junio ​​de 2016	2016.06.23	• Parámetros IP Core actualizados: tabla de la pestaña Configuración. — Se actualizó la descripción de los parámetros Cambio manual y Cambio automático con anulación manual. La señal de control de cambio de reloj está activa en nivel bajo. — Se actualizó la descripción del parámetro Switchover Delay. • Contadores M y C definidos para el parámetro Selección de contador DPS en Parámetros de IP Core: tabla de la pestaña Reconfiguración dinámica. • Se cambió el nombre del puerto de cambio de reloj de clkswitch a extswitch en el diagrama de arquitectura típica de E/S PLL.
Mayo de 2016	2016.05.02	Parámetros IP Core actualizados: tabla de la pestaña Reconfiguración dinámica.
Mayo de 2015	2015.05.04	Se actualizó la descripción para Habilitar acceso al parámetro de puerto de salida PLL LVDS_CLK/LOADEN en Parámetros de IP Core: tabla de la pestaña Configuración. Se agregó un enlace a la tabla Interfaz de señal entre Altera IOPLL y Altera LVDS SERDES IP Cores en el capítulo E/S y E/S de alta velocidad en dispositivos Arria 10.
Agosto de 2014	2014.08.18	Lanzamiento inicial.

Documentos / Recursos

Núcleo IP Intel UG-01155 IOPLL FPGA [pdf] Guía del usuario UG-01155 Núcleo IP de FPGA IOPLL, UG-01155, Núcleo IP de FPGA IOPLL, Núcleo IP de FPGA

Referencias

• Manual de usuario