intel UG-01155 IOPLL FPGA IP Canllaw Defnyddiwr Craidd

Yn cefnogi mewnbwn PLL (adjpllin) cyfagos i gysylltu â PLL i fyny'r afon yn y modd rhaeadru PLL.
Yn Cynhyrchu Cychwyniad y Cof File (.mif) ac yn caniatáu dynamicVreconfiguration PLL.

Yn cefnogi newid cyfnod deinamig PLL.

Gwybodaeth Gysylltiedig

Cyflwyniad i Intel FPGA IP Cores
Yn darparu mwy o wybodaeth am greiddiau IP Intel FPGA a'r golygydd paramedr.
Dulliau Gweithredu ar dudalen 9

Clociau Allbwn ar dudalen 10
Cyfeirnod Newid y Cloc ar dudalen 10

Rhaeadru PLL-i-PLL ar dudalen 11
Archifau Canllaw Defnyddiwr Craidd IOPLL Intel FPGA IP ar dudalen 12

Yn darparu rhestr o ganllawiau defnyddwyr ar gyfer fersiynau blaenorol o graidd IP IOPLL Intel FPGA.

Dyfais Cymorth i Deuluoedd

Mae craidd IP IOPLL yn cefnogi teuluoedd dyfais Intel Arria 10 a Intel Cyclone 10 GX yn unig.

Paramedrau Craidd IP IOPLL

Mae golygydd paramedr craidd IP IOPLL yn ymddangos yng nghategori PLL y Catalog IP.

Paramedr	Gwerth Cyfreithiol	Disgrifiad
Teulu Dyfais	Intel Arria 10, Intel Seiclon 10 GX	Yn nodi teulu'r ddyfais.
Cydran	—	Yn pennu'r ddyfais a dargedwyd.
Gradd Cyflymder	—	Yn pennu'r radd cyflymder ar gyfer dyfais wedi'i thargedu.
Modd PLL	Cyfanrif-N PLL	Yn pennu'r modd a ddefnyddir ar gyfer craidd IP IOPLL. Yr unig ddetholiad cyfreithiol yw Cyfanrif-N PLL. Os oes angen PLL ffracsiynol arnoch, rhaid i chi ddefnyddio craidd IP fPLL Intel Arria 10 / Seiclon 10 FPGA.
Amlder Cloc Cyfeirnod	—	Yn pennu amlder mewnbwn y cloc mewnbwn, refclk, yn MHz. Y gwerth rhagosodedig yw 100.0 MHz. Mae'r isafswm a'r gwerth mwyaf yn dibynnu ar y ddyfais a ddewiswyd.
Galluogi Porth Allbwn Wedi'i Gloi	Trowch ymlaen neu Diffodd	Trowch ymlaen i alluogi'r porthladd sydd wedi'i gloi.
Galluogi paramedrau cloc allbwn ffisegol	Trowch ymlaen neu Diffodd	Trowch ymlaen i fynd i mewn i baramedrau cownter PLL corfforol yn lle nodi amledd cloc allbwn dymunol.
Modd Gweithredu	uniongyrchol, adborth allanol, arferol, ffynhonnell synchronous, sero clustogi oedi, neu lvds	Yn pennu gweithrediad y PLL. Y gweithrediad diofyn yw uniongyrchol modd. • Os dewiswch y uniongyrchol modd, mae'r PLL yn lleihau hyd y llwybr adborth i gynhyrchu'r jitter lleiaf posibl yn allbwn PLL. Mae allbynnau cloc mewnol ac allanol y PLL yn cael eu symud fesul cam mewn perthynas â mewnbwn cloc PLL. Yn y modd hwn, nid yw'r PLL yn gwneud iawn am unrhyw rwydweithiau cloc. • Os dewiswch y arferol modd, mae'r PLL yn gwneud iawn am oedi'r rhwydwaith cloc mewnol a ddefnyddir gan allbwn y cloc. Os defnyddir y PLL hefyd i yrru pin allbwn cloc allanol, mae symudiad cam cyfatebol y signal ar y pin allbwn yn digwydd. • Os dewiswch y ffynhonnell synchronous modd, mae'r oedi cloc o'r pin i'r gofrestr mewnbwn I/O yn cyfateb i'r oedi data o'r pin i'r gofrestr mewnbwn I/O. • Os dewiswch y adborth allanol modd, rhaid i chi gysylltu y porth mewnbwn fbclk i pin mewnbwn. Rhaid i gysylltiad lefel bwrdd gysylltu'r pin mewnbwn a phorthladd allbwn cloc allanol, fboutclk. Mae'r porthladd fbclk wedi'i alinio â'r cloc mewnbwn. • Os dewiswch y sero clustogi oedi modd, rhaid i'r PLL fwydo pin allbwn cloc allanol a gwneud iawn am yr oedi a gyflwynwyd gan y pin hwnnw. Mae'r signal a welir ar y pin yn cael ei gydamseru â'r cloc mewnbwn. Mae allbwn cloc PLL yn cysylltu â'r porthladd altbidir ac yn gyrru zdbfbclk fel porthladd allbwn. Os yw'r PLL hefyd yn gyrru'r rhwydwaith cloc mewnol, mae newid cam cyfatebol o'r rhwydwaith hwnnw'n digwydd. • Os dewiswch y lvds modd, cedwir yr un berthynas data ac amseru cloc y pinnau ar gofrestr fewnol cipio SERDES. Mae'r modd yn gwneud iawn am yr oedi yn rhwydwaith cloc LVDS, a rhwng y pin data a'r pin mewnbwn cloc i lwybrau'r gofrestr dal SERDES.
Nifer y Clociau	1–9	Yn pennu nifer y clociau allbwn sydd eu hangen ar gyfer pob dyfais yn y dyluniad PLL. Dangosir y gosodiadau y gofynnir amdanynt ar gyfer amledd allbwn, shifft cam, a chylch dyletswydd yn seiliedig ar nifer y clociau a ddewiswyd.
Nodwch Amlder VCO	Trowch ymlaen neu Diffodd	Yn eich galluogi i gyfyngu ar amlder VCO i'r gwerth penodedig. Mae hyn yn ddefnyddiol wrth greu PLL ar gyfer modd allanol LVDS, neu os dymunir maint cam shifft cam deinamig penodol.
*parhad…*

Paramedr	Gwerth Cyfreithiol	Disgrifiad
Amlder VCO (1)	—	• Pryd Galluogi paramedrau cloc allbwn ffisegol yn cael ei droi ymlaen— yn dangos amledd VCO yn seiliedig ar y gwerthoedd ar gyfer Amlder Cloc Cyfeirnod, Lluosi Ffactor (M-Cownter), a Ffactor Rhannu (N-Cownter). • Pryd Galluogi paramedrau cloc allbwn ffisegol wedi'i ddiffodd - yn caniatáu ichi nodi'r gwerth y gofynnwyd amdano ar gyfer amledd VCO. Y gwerth rhagosodedig yw 600.0 MHz.
Rhowch enw byd-eang cloc	Trowch ymlaen neu Diffodd	Yn caniatáu ichi ailenwi enw'r cloc allbwn.
Enw Cloc	—	Enw'r cloc defnyddiwr ar gyfer Synopsis Design Constraints (SDC).
Amlder Dymunol	—	Yn pennu amledd cloc allbwn y porthladd cloc allbwn cyfatebol, outclk[], mewn MHz. Y gwerth rhagosodedig yw 100.0 MHz. Mae'r gwerthoedd lleiaf ac uchaf yn dibynnu ar y ddyfais a ddefnyddir. Dim ond yn y chwe lle degol cyntaf y mae'r PLL yn darllen y rhifolion.
Amlder Gwirioneddol	—	Yn eich galluogi i ddewis yr amledd cloc allbwn gwirioneddol o restr o amleddau cyraeddadwy. Y gwerth rhagosodedig yw'r amledd cyraeddadwy agosaf at yr amlder dymunol.
Unedau Shift Cyfnod	ps or graddau	Yn pennu'r uned shifft cam ar gyfer y porthladd cloc allbwn cyfatebol, outclk[], mewn picoseconds (ps) neu raddau.
Newid Cyfnod Dymunol	—	Yn pennu'r gwerth y gofynnwyd amdano ar gyfer y shifft cyfnod. Y gwerth rhagosodedig yw 0plyg.
Newid Cyfnod Gwirioneddol	—	Yn eich galluogi i ddewis y newid cam gwirioneddol o restr o werthoedd sifft cam cyraeddadwy. Y gwerth rhagosodedig yw'r symudiad cam cyraeddadwy agosaf at y shifft cam a ddymunir.
Cylch Dyletswydd a Ddymunir	0.0–100.0	Yn pennu'r gwerth y gofynnir amdano ar gyfer y cylch dyletswydd. Y gwerth rhagosodedig yw 50.0%.
Cylch Dyletswydd Gwirioneddol	—	Yn eich galluogi i ddewis y cylch dyletswydd gwirioneddol o restr o werthoedd cylch dyletswydd cyraeddadwy. Y gwerth rhagosodedig yw'r cylch dyletswydd cyraeddadwy agosaf at y cylch dyletswydd dymunol.
Lluosi Ffactor (M-Cownter) (2)	4–511	Yn pennu ffactor lluosi'r rhifydd M. Amrediad cyfreithiol y cownter M yw 4–511. Fodd bynnag, mae cyfyngiadau ar yr amlder PFD cyfreithiol lleiaf ac amledd VCO cyfreithiol uchaf yn cyfyngu ystod effeithiol y cownter M i 4-160.
Ffactor Rhannu (N-Cownter) (2)	1–511	Yn pennu ffactor rhannu'r rhifydd N. Amrediad cyfreithiol y rhifydd N yw 1–511. Fodd bynnag, mae cyfyngiadau ar yr amlder PFD cyfreithiol lleiaf yn cyfyngu ar ystod effeithiol y rhifydd N i 1–80.
Rhannu Ffactor (C-Cownter) (2)	1–511	Yn pennu'r ffactor rhannu ar gyfer y cloc allbwn (cownter C).

Dim ond pan fydd paramedrau cloc allbwn ffisegol wedi'u diffodd y mae'r paramedr hwn ar gael.

Mae'r paramedr hwn ar gael dim ond pan fydd paramedrau Galluogi cloc allbwn ffisegol yn cael eu troi ymlaen.

Paramedrau Craidd IP IOPLL - Tab Gosodiadau

Tabl 2. Paramedrau Craidd IP IOPLL – Tab Gosodiadau

Paramedr	Gwerth Cyfreithiol	Disgrifiad
PLL Bandwidth Preset	Isel, Canolig, neu Uchel	Yn pennu gosodiad rhagosodedig lled band PLL. Y dewis rhagosodedig yw Isel.
PLL Auto Ailosod	Trowch ymlaen neu Diffodd	Hunan-ailosod y PLL yn awtomatig ar golli clo.
Creu ail fewnbwn clk 'refclk1'	Trowch ymlaen neu Diffodd	Trowch ymlaen i ddarparu cloc wrth gefn sydd ynghlwm wrth eich PLL a all newid gyda'ch cloc cyfeirio gwreiddiol.
Ail Amlder Cloc Cyfeirnod	—	Yn dewis amledd yr ail signal cloc mewnbwn. Y gwerth rhagosodedig yw 100.0 MHz. Mae'r isafswm a'r gwerth mwyaf yn dibynnu ar y ddyfais a ddefnyddir.
Creu signal 'active_clk' i ddangos y cloc mewnbwn sy'n cael ei ddefnyddio	Trowch ymlaen neu Diffodd	Trowch ymlaen i greu'r allbwn activeclk. Mae allbwn activeclk yn dynodi'r cloc mewnbwn sy'n cael ei ddefnyddio gan y PLL. Mae signal allbwn yn isel yn dynodi refclk ac mae signal allbwn yn uchel yn dynodi refclk1.
Creu signal 'clkbad' ar gyfer pob un o'r clociau mewnbwn	Trowch ymlaen neu Diffodd	Trowch ymlaen i greu dau allbwn clkbad, un ar gyfer pob cloc mewnbwn. Mae signal allbwn isel yn dangos bod y cloc yn gweithio ac mae'r signal allbwn yn uchel yn nodi nad yw'r cloc yn gweithio.
Modd Newid i Ddigidol	Newid i'r Digidol, Newid i Ddigidol, neu Newid i'r Digidol gyda Diystyru â Llaw	Yn pennu'r modd newid i ddigidol ar gyfer cymhwysiad dylunio. Mae'r IP yn cefnogi tri dull o newid i ddigidol: • Os dewiswch y Newid i'r Digidol modd, mae'r cylchedwaith PLL yn monitro'r cloc cyfeirio a ddewiswyd. Os bydd un cloc yn stopio, mae'r gylched yn newid yn awtomatig i'r cloc wrth gefn mewn ychydig o gylchoedd cloc ac yn diweddaru'r signalau statws, clkbad a activeclk. • Os dewiswch y Newid i Ddigidol modd, pan fydd y signal rheoli, extswitch, yn newid o resymeg uchel i resymeg isel, ac yn aros yn isel am o leiaf dri chylch cloc, mae'r cloc mewnbwn yn newid i'r cloc arall. Gellir cynhyrchu'r extswitch o resymeg graidd FPGA neu bin mewnbwn. • Os dewiswch Newid i'r Digidol gyda Diystyru â Llaw modd, pan fydd y signal extswitch yn isel, mae'n diystyru'r swyddogaeth newid awtomatig. Cyn belled â bod extswitch yn parhau i fod yn isel, mae camau pellach i newid i ddigidol wedi'u rhwystro. I ddewis y modd hwn, rhaid i'ch ffynonellau dau gloc fod yn rhedeg ac ni all amlder y ddau gloc fod yn wahanol o fwy nag 20%. Os nad yw'r ddau gloc ar yr un amledd, ond mae eu gwahaniaeth cyfnod o fewn 20%, gall y bloc canfod colled cloc ganfod y cloc coll. Mae'r PLL yn fwyaf tebygol o ollwng allan o glo ar ôl y newid i fewnbwn cloc PLL ac mae angen amser i gloi eto.
Oedi Newid i Ddigidol	0–7	Yn ychwanegu swm penodol o oedi beicio i'r broses newid. Y gwerth rhagosodedig yw 0.
Mynediad i borth allbwn PLL LVDS_CLK/ LOADEN	Anabl, Galluogi LVDS_CLK/ LLWYTH 0, neu Galluogi LVDS_CLK/ LLWYTHO 0 & 1	Dewiswch Galluogi LVDS_CLK/LOADEN 0 or Galluogi LVDS_CLK/ LOADEN 0 & 1 i alluogi'r porth allbwn PLL lvds_clk neu lwytho. Yn galluogi'r paramedr hwn rhag ofn bod y PLL yn bwydo bloc LVDS SERDES gyda PLL allanol. Wrth ddefnyddio'r porthladdoedd allclk I/O PLL gyda phorthladdoedd LVDS, defnyddir outclk [0..3] ar gyfer porthladdoedd lvds_clk[0,1] a loaden[0,1], gellir defnyddio outclk4 ar gyfer porthladdoedd coreclk.
Galluogi mynediad i borth allbwn PLL DPA	Trowch ymlaen neu Diffodd	Trowch ymlaen i alluogi porthladd allbwn PLL DPA.
*parhad…*

Paramedr	Gwerth Cyfreithiol	Disgrifiad
Galluogi mynediad i borthladd allbwn cloc allanol PLL	Trowch ymlaen neu Diffodd	Trowch ymlaen i alluogi porthladd allbwn cloc allanol PLL.
Yn pennu pa outclk i'w ddefnyddio fel ffynhonnell extclk_out[0]	C0 – C8	Yn pennu'r porth outclk i'w ddefnyddio fel ffynhonnell extclk_out[0].
Yn pennu pa outclk i'w ddefnyddio fel ffynhonnell extclk_out[1]	C0 – C8	Yn pennu'r porth outclk i'w ddefnyddio fel ffynhonnell extclk_out[1].

Tab rhaeadru

Tabl 3. Paramedrau Craidd IP IOPLL – Tab rhaeadru3

Paramedr	Gwerth Cyfreithiol	Disgrifiad
Creu signal 'rhaeadru allan' i gysylltu â PLL i lawr yr afon	Trowch ymlaen neu Diffodd	Trowch ymlaen i greu'r porthladd cascade_out, sy'n nodi bod y PLL hwn yn ffynhonnell ac yn cysylltu â PLL cyrchfan (i lawr yr afon).
Yn pennu pa outclk i'w ddefnyddio fel ffynhonnell raeadru	0–8	Yn pennu'r ffynhonnell rhaeadru.
Creu signal adpllin neu cclk i gysylltu â PLL i fyny'r afon	Trowch ymlaen neu Diffodd	Trowch ymlaen i greu porthladd mewnbwn, sy'n nodi bod y PLL hwn yn gyrchfan ac yn cysylltu â ffynhonnell (i fyny'r afon) PLL.

Tab Ad-drefnu Dynamig

Tabl 4. Paramedrau Craidd IP IOPLL – Tab Ad-drefnu Deinamig

Paramedr	Gwerth Cyfreithiol	Disgrifiad
Galluogi ad-drefnu deinamig o PLL	Trowch ymlaen neu Diffodd	Trowch ar alluogi ad-drefnu deinamig y PLL hwn (ar y cyd â PLL Reconfig Intel FPGA IP craidd).
Galluogi mynediad i borthladdoedd shifft cam deinamig	Trowch ymlaen neu Diffodd	Trowch ymlaen y galluogi'r rhyngwyneb newid cam deinamig gyda'r PLL.
Opsiwn Cynhyrchu MIF (3)	Cynhyrchu MIF newydd File, Ychwanegu Ffurfweddiad i MIF Presennol File, a Creu MIF File yn ystod Cynhyrchu IP	Naill ai crëwch .mif newydd file yn cynnwys ffurfweddiad cyfredol yr I/O PLL, neu ychwanegwch y ffurfweddiad hwn at .mif sy'n bodoli eisoes file. Gallwch ddefnyddio'r .mif hwn file yn ystod ad-drefnu deinamig i ail-ffurfweddu'r I/O PLL i'w osodiadau cyfredol.
Llwybr i MIF Newydd file (4)	—	Rhowch y lleoliad a file enw y .mif newydd file i'w creu.
Llwybr i MIF Presennol file (5)	—	Rhowch y lleoliad a file enw'r .mif presennol file yr ydych yn bwriadu ychwanegu at.
*parhad…*

Dim ond pan fydd Galluogi ad-drefnu PLL ymlaen wedi'i droi ymlaen y mae'r paramedr hwn ar gael.

Dim ond pan fyddwch chi'n Cynhyrchu MIF Newydd y mae'r paramedr hwn ar gael File yn cael ei ddewis fel MIF Generation
Opsiwn.

Paramedr	Gwerth Cyfreithiol	Disgrifiad
Galluogi Newid Cam Deinamig ar gyfer Ffrydio MIF (3)	Trowch ymlaen neu Diffodd	Trowch ymlaen i storio priodweddau shifft cam deinamig ar gyfer ad-drefnu PLL.
Dewis Cownter DPS (6)	C0 - C8, Pawb C, or M	Yn dewis y rhifydd i gael shifft cyfnod deinamig. M yw'r rhifydd adborth a C yw'r cownteri ôl-raddfa.
Nifer y Sifftiau Cyfnod Dynamig (6)	1–7	Yn dewis nifer y cynyddiadau shifft cam. Mae maint cynyddiad sifft un cam yn hafal i 1/8 o gyfnod y VCO. Y gwerth rhagosodedig yw 1.
Cyfeiriad Symud Cam Dynamig (6)	Cadarnhaol or Negyddol	Yn pennu'r cyfeiriad newid cyfnod deinamig i'w storio yn y PLL MIF.

Dim ond pan fyddwch chi'n Ychwanegu Ffurfweddiad i MIF Presennol y mae'r paramedr hwn ar gael File yn cael ei ddewis fel Opsiwn Cynhyrchu MIF

Paramedrau Craidd IP IOPLL - Tab Paramedrau Uwch

Tabl 5. Paramedrau Craidd IP IOPLL – Paramedrau Uwch Tab

Paramedr	Gwerth Cyfreithiol	Disgrifiad
Paramedrau Uwch	—	Yn dangos tabl o osodiadau PLL corfforol a fydd yn cael eu gweithredu yn seiliedig ar eich mewnbwn.

Disgrifiad Swyddogaethol

Mae I/O PLL yn system rheoli amledd sy'n cynhyrchu cloc allbwn trwy gydamseru ei hun i gloc mewnbwn. Mae'r PLL yn cymharu'r gwahaniaeth gwedd rhwng y signal mewnbwn a signal allbwn cyftagOsgiliadur e-reolir (VCO) ac yna'n perfformio cydamseriad cam i gynnal ongl cam cyson (clo) ar amlder y mewnbwn neu'r signal cyfeirio. Mae dolen cydamseru neu adborth negyddol y system yn gorfodi'r PLL i gael ei gloi fesul cam.
Gallwch chi ffurfweddu PLLs fel lluosyddion amledd, rhanwyr, dadfodylwyr, generaduron olrhain, neu gylchedau adfer cloc. Gallwch ddefnyddio PLLs i gynhyrchu amleddau sefydlog, adfer signalau o sianel gyfathrebu swnllyd, neu ddosbarthu signalau cloc trwy gydol eich dyluniad.

Blociau Adeiladu PLL

Prif flociau'r I/O PLL yw'r synhwyrydd amledd cam (PFD), pwmp gwefr, hidlydd dolen, VCO, a chownteri, fel cownter adborth (M), rhifydd cyn-raddfa (N), ac ôl- cownteri graddfa (C). Mae pensaernïaeth PLL yn dibynnu ar y ddyfais rydych chi'n ei defnyddio yn eich dyluniad.

Mae'r paramedr hwn ar gael dim ond pan fydd Galluogi Dynamic Phase Shift ar gyfer Ffrydio MIF ymlaen wedi'i droi ymlaen.

Pensaernïaeth I/O PLL nodweddiadol

Defnyddir y termau canlynol yn gyffredin i ddisgrifio ymddygiad PLL:
Amser clo PLL - a elwir hefyd yn amser caffael PLL. Amser cloi PLL yw'r amser i'r PLL gyrraedd yr amlder targed a'r berthynas cyfnod ar ôl pŵer i fyny, ar ôl newid amledd allbwn wedi'i raglennu, neu ar ôl ailosod PLL. Nodyn: Nid yw meddalwedd efelychu yn modelu amser cloi PLL realistig. Mae efelychu yn dangos amser cloi afrealistig o gyflym. Ar gyfer y fanyleb amser clo gwirioneddol, cyfeiriwch at daflen ddata'r ddyfais.
Cydraniad PLL - gwerth cynyddiad amledd lleiaf VCO PLL. Mae nifer y didau yn y rhifyddion M ac N yn pennu gwerth cydraniad PLL.
PLL sampcyfradd le - y FREF sampamledd ling sydd ei angen i berfformio'r cywiriad cam ac amlder yn y PLL. Mae'r PLL sampcyfradd le yw fREF /N.

Clo PLL

Mae'r clo PLL yn dibynnu ar y ddau signal mewnbwn yn y synhwyrydd amledd cam. Mae'r signal clo yn allbwn asyncronaidd o'r PLLs. Mae nifer y cylchoedd sydd eu hangen i gatio'r signal clo yn dibynnu ar y cloc mewnbwn PLL sy'n clocio'r cylchedwaith clo â gatiau. Rhannwch uchafswm amser cloi'r PLL â chyfnod y cloc mewnbwn PLL i gyfrifo nifer y cylchoedd cloc sydd eu hangen i adwyo'r signal clo.

Dulliau Gweithredu

Mae craidd IP IOPLL yn cefnogi chwe dull adborth cloc gwahanol. Mae pob modd yn caniatáu lluosi a rhannu cloc, newid cyfnod, a rhaglennu cylch dyletswydd.

Clociau Allbwn

Gall craidd IP IOPLL gynhyrchu hyd at naw signal allbwn cloc. Mae'r signalau allbwn cloc a gynhyrchir yn clocio'r craidd neu'r blociau allanol y tu allan i'r craidd.
Gallwch ddefnyddio'r signal ailosod i ailosod gwerth y cloc allbwn i 0 ac analluogi'r clociau allbwn PLL.
Mae gan bob cloc allbwn set o osodiadau y gofynnir amdanynt lle gallwch nodi'r gwerthoedd dymunol ar gyfer amledd allbwn, shifft cam, a chylch dyletswydd. Y gosodiadau dymunol yw'r gosodiadau rydych chi am eu gweithredu yn eich dyluniad.

Y gwerthoedd gwirioneddol ar gyfer yr amlder, y shifft cam, a'r cylch dyletswydd yw'r gosodiadau agosaf (amcangyfrif gorau o'r gosodiadau dymunol) y gellir eu gweithredu yn y gylched PLL.

Cyfeirnod Newid i'r Digidol

Mae'r nodwedd newid cloc cyfeirio yn caniatáu i'r PLL newid rhwng dau gloc mewnbwn cyfeirio. Defnyddiwch y nodwedd hon ar gyfer dileu swydd cloc, neu ar gyfer rhaglen parth cloc deuol megis mewn system. Gall y system droi cloc segur ymlaen os bydd y cloc cynradd yn stopio rhedeg.
Gan ddefnyddio'r nodwedd newid cloc cyfeirio, gallwch nodi amlder yr ail gloc mewnbwn, a dewis y modd a'r oedi ar gyfer y newid.

Mae gan y bloc canfod colled cloc a newid i'r digidol cyfeirio y swyddogaethau canlynol:

Yn monitro statws y cloc cyfeirio. Os bydd y cloc cyfeirio yn methu, mae'r cloc yn newid yn awtomatig i ffynhonnell mewnbwn cloc wrth gefn. Mae'r cloc yn diweddaru statws y signalau clkbad a activeclk i rybuddio'r digwyddiad.
Yn newid y cloc cyfeirio yn ôl ac ymlaen rhwng dau amledd gwahanol. Defnyddiwch y signal extswitch i reoli gweithred y switsh â llaw. Ar ôl i'r newid ddigwydd, gall y PLL golli clo dros dro a mynd drwy'r broses gyfrif.

Rhaeadru PLL-i-PLL

Os ydych chi'n rhaeadru PLLs yn eich dyluniad, rhaid i'r PLL ffynhonnell (i fyny'r afon) fod â gosodiad lled band isel, tra bod yn rhaid i'r PLL cyrchfan (i lawr yr afon) fod â gosodiad lled band uchel. Yn ystod rhaeadru, mae allbwn ffynhonnell PLL yn gweithredu fel cloc cyfeirio (mewnbwn) y cyrchfan PLL. Rhaid i osodiadau lled band PLLs wedi'u rhaeadru fod yn wahanol. Os yw gosodiadau lled band y PLLs wedi'u rhaeadru yr un peth, efallai y bydd y PLLs wedi'u rhaeadru ampMae'r ffynhonnell cloc mewnbwn adpllin yn cael ei defnyddio ar gyfer rhyng-rhaeadru rhwng PLLs ffracsiynol toradwy.

Porthladdoedd

Tabl 6. Porthladdoedd Craidd IP IOPLL

Paramedr	Math	Cyflwr	Disgrifiad
refclk	Mewnbwn	Angenrheidiol	Ffynhonnell y cloc cyfeirio sy'n gyrru'r I/O PLL.
cynta	Mewnbwn	Angenrheidiol	Y porthladd ailosod asyncronig ar gyfer y clociau allbwn. Gyrrwch y porth hwn yn uchel i ailosod pob cloc allbwn i werth 0. Rhaid i chi gysylltu'r porth hwn â'r signal rheoli defnyddiwr.
fbclk	Mewnbwn	Dewisol	Y porth mewnbwn adborth allanol ar gyfer yr I/O PLL. Mae craidd IP IOPLL yn creu'r porthladd hwn pan fydd yr I/O PLL yn gweithredu yn y modd adborth allanol neu fodd byffer sero oedi. I gwblhau'r ddolen adborth, rhaid i gysylltiad lefel bwrdd gysylltu'r porthladd fbclk a phorthladd allbwn cloc allanol yr I/O PLL.
fboutclk	Allbwn	Dewisol	Y porthladd sy'n bwydo'r porthladd fbclk trwy'r cylchedau dynwared. Mae'r porthladd fboutclk ar gael dim ond os yw'r I/O PLL yn y modd adborth allanol.
zdbfbclk	Deugyfeiriadol	Dewisol	Y porthladd deugyfeiriadol sy'n cysylltu â'r cylchedau dynwared. Rhaid i'r porthladd hwn gysylltu â phin deugyfeiriadol a roddir ar y pin allbwn pwrpasol adborth cadarnhaol o'r I/O PLL. Mae'r porthladd zdbfbclk ar gael dim ond os yw'r I/O PLL yn y modd byffer sero oedi. Er mwyn osgoi adlewyrchiad signal wrth ddefnyddio modd byffer sero oedi, peidiwch â gosod olion bwrdd ar y pin I/O deugyfeiriadol.
dan glo	Allbwn	Dewisol	Mae craidd IP IOPLL yn gyrru'r porthladd hwn yn uchel pan fydd y PLL yn caffael clo. Mae'r porthladd yn parhau'n uchel cyn belled â bod yr IOPLL wedi'i gloi. Mae'r I/O PLL yn haeru'r porthladd sydd wedi'i gloi pan mai cyfnodau ac amlder y cloc cyfeirio a'r cloc adborth yw'r
*parhad…*

Paramedr	Math	Cyflwr	Disgrifiad
			yr un peth neu o fewn y goddefgarwch cylched clo. Pan fydd y gwahaniaeth rhwng y ddau signal cloc yn fwy na goddefgarwch y cylched clo, mae'r I / O PLL yn colli clo.
refclk1	Mewnbwn	Dewisol	Ail ffynhonnell cloc cyfeirio sy'n gyrru'r I/O PLL ar gyfer nodwedd newid cloc.
extswitch	Mewnbwn	Dewisol	Dywedwch fod y signal extswitch yn isel (1'b0) am o leiaf 3 chylch cloc i newid y cloc â llaw.
clc gweithredol	Allbwn	Dewisol	Signal allbwn i ddangos pa ffynhonnell cloc cyfeirio a ddefnyddir gan I/O PLL.
clkbad	Allbwn	Dewisol	Signal allbwn sy'n nodi bod statws ffynhonnell cloc cyfeirio yn dda neu'n ddrwg.
rhaeadru_allan	Allbwn	Dewisol	Signal allbwn sy'n bwydo i I/O PLL i lawr yr afon.
adjplin	Mewnbwn	Dewisol	Signal mewnbwn sy'n bwydo o I/O PLL i fyny'r afon.
outclk_[]	Allbwn	Dewisol	Cloc allbwn o I/O PLL.

IOPLL Intel FPGA IP Archifau Canllaw Defnyddiwr Craidd

Os nad yw fersiwn craidd IP wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn craidd IP blaenorol yn berthnasol

Fersiwn Craidd IP	Canllaw Defnyddiwr
17.0	Canllaw Defnyddiwr Craidd IP Altera I/O Dolen Cloi Cam (Altera IOPLL).
16.1	Canllaw Defnyddiwr Craidd IP Altera I/O Dolen Cloi Cam (Altera IOPLL).
16.0	Canllaw Defnyddiwr Craidd IP Altera I/O Dolen Cloi Cam (Altera IOPLL).
15.0	Canllaw Defnyddiwr Craidd IP Altera I/O Dolen Cloi Cam (Altera IOPLL).

Hanes Adolygu Dogfennau ar gyfer Canllaw Defnyddiwr Craidd IP IOPLL Intel FPGA

Fersiwn y Ddogfen	Intel Quartus® Fersiwn Prime	Newidiadau
2019.06.24	18.1	Wedi diweddaru'r disgrifiad ar gyfer mewnbynnau cloc pwrpasol yn y Pensaernïaeth I/O PLL nodweddiadol diagram.
2019.01.03	18.1	• Diweddaru'r Mynediad i borthladd allbwn PLL LVDS_CLK/LOADEN paramedr yn y Paramedrau Craidd IP IOPLL - Tab Gosodiadau bwrdd. • Diweddaru'r disgrifiad ar gyfer y porthladd zdbfbclk yn y Porthladdoedd Craidd IP IOPLL bwrdd.
2018.09.28	18.1	• Cywiro'r disgrifiad ar gyfer extswitch yn y Porthladdoedd Craidd IP IOPLL bwrdd. • Wedi ail-enwi'r creiddiau IP canlynol yn unol ag ailfrandio Intel: — Wedi newid craidd IP Altera IOPLL i graidd IP IOPLL Intel FPGA. — Wedi newid craidd IP Reconfig Altera PLL i graidd PLL Reconfig Intel FPGA IP. — Wedi newid craidd IP Arria 10 FPLL i graidd IP fPLL Intel Arria 10 / Seiclon 10 FPGA.

Dyddiad	Fersiwn	Newidiadau
Mehefin 2017	2017.06.16	• Ychwanegwyd cefnogaeth ar gyfer dyfeisiau Intel Cyclone 10 GX. • Wedi'i ailfrandio fel Intel.
Rhagfyr 2016	2016.12.05	Wedi diweddaru'r disgrifiad o borthladd cyntaf y craidd IP.
Mehefin 2016	2016.06.23	• Paramedrau Craidd IP wedi'u Diweddaru - Tabl Tab Gosodiadau. — Wedi diweddaru'r disgrifiad ar gyfer y Newid â Llaw a'r Newid i'r Digidol yn Awtomatig gyda pharamedrau Diystyru â Llaw. Mae'r signal rheoli newid cloc yn weithredol yn isel. — Wedi diweddaru'r disgrifiad ar gyfer paramedr Oedi'r Newid. • Cownteri M ac C diffiniedig ar gyfer paramedr Dewis Cownter DPS mewn Paramedrau Craidd IP – Tabl Tab Ad-drefnu Deinamig. • Newid enw porth newid cloc o clkswitch i extswitch yn y diagram Pensaernïaeth I/O PLL Nodweddiadol.
Mai 2016	2016.05.02	Paramedrau Craidd IP wedi'u Diweddaru - Tabl Tab Ad-drefnu Dynamig.
Mai 2015	2015.05.04	Wedi diweddaru'r disgrifiad ar gyfer Galluogi mynediad i baramedr porthladd allbwn PLL LVDS_CLK/LOADEN ym Mharamedrau Craidd IP - Tabl Gosodiadau Tab. Ychwanegwyd dolen i'r Rhyngwyneb Signal Rhwng Altera IOPLL ac Altera LVDS SERDES IP Cores tabl yn y bennod I / O a Cyflymder Uchel I / O ym mhennod Arria 10 Devices.
Awst 2014	2014.08.18	Rhyddhad cychwynnol.

Dogfennau / Adnoddau

intel UG-01155 IOPLL FPGA IP Core [pdfCanllaw Defnyddiwr
UG-01155 IOPLL FPGA IP Craidd, UG-01155, IOPLL FPGA IP Craidd, FPGA IP Craidd

Cyfeiriadau

Llawlyfr Defnyddiwr

intel UG-01155 IOPLL FPGA IP Core

Canllaw Defnyddiwr Craidd IOPLL Intel® FPGA IP