Intel UG-01155 IOPLL FPGA IP Core
Ενημερώθηκε για την Intel® Quartus® Prime Design Suite: 18.1
Οδηγός χρήσης IOPLL Intel® FPGA IP Core
Ο πυρήνας IP IOPLL Intel® FPGA σάς επιτρέπει να διαμορφώσετε τις ρυθμίσεις των Intel Arria® 10 και Intel Cyclone® 10 GX I/O PLL.
Ο πυρήνας IP IOPLL υποστηρίζει τις ακόλουθες δυνατότητες:
- Υποστηρίζει έξι διαφορετικές λειτουργίες ανάδρασης ρολογιού: άμεση, εξωτερική ανάδραση, κανονική, σύγχρονη πηγή, buffer μηδενικής καθυστέρησης και λειτουργία LVDS.
- Παράγει έως και εννέα σήματα εξόδου ρολογιού για τις συσκευές Intel Arria 10 και Intel CycloneM 10 GX.
- Εναλλάσσεται μεταξύ δύο ρολογιών εισόδου αναφοράς.
- Υποστηρίζει γειτονική είσοδο PLL (adjplin) για σύνδεση με ένα PLL ανοδικής ροής σε λειτουργία κλιμάκωσης PLL.
- Δημιουργεί την προετοιμασία μνήμης File (.mif) και επιτρέπει την επαναδιαμόρφωση PLL dynamicV.
- Υποστηρίζει δυναμική μετατόπιση φάσης PLL.
Σχετικές Πληροφορίες
- Εισαγωγή στους πυρήνες IP της Intel FPGA
Παρέχει περισσότερες πληροφορίες σχετικά με τους πυρήνες IP της Intel FPGA και τον επεξεργαστή παραμέτρων. - Τρόποι λειτουργίας στη σελίδα 9
- Ρολόγια εξόδου στη σελίδα 10
- Εναλλαγή ρολογιού αναφοράς στη σελίδα 10
- PLL-to-PLL Cascading στη σελίδα 11
- Οδηγός χρήσης IOPLL Intel FPGA IP Core Αρχεία στη σελίδα 12
Παρέχει μια λίστα με οδηγούς χρήσης για προηγούμενες εκδόσεις του πυρήνα IP IOPLL Intel FPGA.
Υποστήριξη οικογένειας συσκευών
Ο πυρήνας IP IOPLL υποστηρίζει μόνο τις οικογένειες συσκευών Intel Arria 10 και Intel Cyclone 10 GX.
Παράμετροι πυρήνα IP IOPLL
Το πρόγραμμα επεξεργασίας παραμέτρων πυρήνα IOPLL IP εμφανίζεται στην κατηγορία PLL του Καταλόγου IP.
| Παράμετρος | Νομική Αξία | Περιγραφή |
| Οικογένεια συσκευών | Intel Arria 10, Intel
Cyclone 10 GX |
Καθορίζει την οικογένεια συσκευών. |
| Συστατικό | — | Καθορίζει τη στοχευμένη συσκευή. |
| Βαθμός ταχύτητας | — | Καθορίζει τον βαθμό ταχύτητας για στοχευμένη συσκευή. |
| Λειτουργία PLL | Ακέραιος-Ν PLL | Καθορίζει τη λειτουργία που χρησιμοποιείται για τον πυρήνα IP IOPLL. Η μόνη νόμιμη επιλογή είναι Ακέραιος-Ν PLL. Εάν χρειάζεστε κλασματικό PLL, πρέπει να χρησιμοποιήσετε τον πυρήνα IP fPLL Intel Arria 10/Cyclone 10 FPGA. |
| Συχνότητα ρολογιού αναφοράς | — | Καθορίζει τη συχνότητα εισόδου για το ρολόι εισόδου, refclk, σε MHz. Η προεπιλεγμένη τιμή είναι 100.0 MHz. Η ελάχιστη και η μέγιστη τιμή εξαρτώνται από την επιλεγμένη συσκευή. |
| Ενεργοποίηση κλειδωμένης θύρας εξόδου | Ενεργοποίηση ή Απενεργοποίηση | Ενεργοποιήστε για να ενεργοποιήσετε την κλειδωμένη θύρα. |
| Ενεργοποίηση παραμέτρων ρολογιού φυσικής εξόδου | Ενεργοποίηση ή Απενεργοποίηση | Ενεργοποιήστε για να εισαγάγετε φυσικές παραμέτρους μετρητή PLL αντί να καθορίσετε μια επιθυμητή συχνότητα ρολογιού εξόδου. |
| Λειτουργία | απευθείας, εξωτερική ανατροφοδότηση, κανονικός, πηγή σύγχρονη, buffer μηδενικής καθυστέρησης, ή lvds | Καθορίζει τη λειτουργία του PLL. Η προεπιλεγμένη λειτουργία είναι απευθείας
τρόπος. • Εάν επιλέξετε το απευθείας λειτουργία, το PLL ελαχιστοποιεί το μήκος της διαδρομής ανάδρασης για να παράγει το μικρότερο δυνατό jitter στην έξοδο PLL. Οι έξοδοι εσωτερικού και εξωτερικού ρολογιού του PLL μετατοπίζονται φάση σε σχέση με την είσοδο ρολογιού PLL. Σε αυτήν τη λειτουργία, το PLL δεν αντισταθμίζει κανένα δίκτυο ρολογιού. • Εάν επιλέξετε το κανονικός λειτουργία, το PLL αντισταθμίζει την καθυστέρηση του εσωτερικού δικτύου ρολογιού που χρησιμοποιείται από την έξοδο ρολογιού. Εάν το PLL χρησιμοποιείται επίσης για την κίνηση μιας εξωτερικής ακίδας εξόδου ρολογιού, εμφανίζεται μια αντίστοιχη μετατόπιση φάσης του σήματος στον ακροδέκτη εξόδου. • Εάν επιλέξετε το πηγή σύγχρονη λειτουργία, η καθυστέρηση ρολογιού από τον ακροδέκτη στον καταχωρητή εισόδου I/O ταιριάζει με την καθυστέρηση δεδομένων από τον ακροδέκτη στον καταχωρητή εισόδου I/O. • Εάν επιλέξετε το εξωτερική ανατροφοδότηση κατάσταση, πρέπει να συνδέσετε τη θύρα εισόδου fbclk σε μια ακίδα εισόδου. Μια σύνδεση σε επίπεδο πλακέτας πρέπει να συνδέσει τόσο τον ακροδέκτη εισόδου όσο και την εξωτερική θύρα εξόδου ρολογιού, fboutclk. Η θύρα fbclk είναι ευθυγραμμισμένη με το ρολόι εισόδου. • Εάν επιλέξετε το buffer μηδενικής καθυστέρησης λειτουργία, το PLL πρέπει να τροφοδοτήσει έναν εξωτερικό ακροδέκτη εξόδου ρολογιού και να αντισταθμίσει την καθυστέρηση που προκαλείται από αυτόν τον ακροδέκτη. Το σήμα που παρατηρείται στον ακροδέκτη συγχρονίζεται με το ρολόι εισόδου. Η έξοδος ρολογιού PLL συνδέεται στη θύρα altbidir και οδηγεί το zdbfbclk ως θύρα εξόδου. Εάν το PLL οδηγεί επίσης το εσωτερικό δίκτυο ρολογιού, εμφανίζεται μια αντίστοιχη μετατόπιση φάσης αυτού του δικτύου. • Εάν επιλέξετε το lvds mode, διατηρείται η ίδια σχέση δεδομένων και χρονισμού ρολογιού των ακίδων στον εσωτερικό καταχωρητή σύλληψης SERDES. Η λειτουργία αντισταθμίζει τις καθυστερήσεις στο δίκτυο ρολογιού LVDS και μεταξύ της ακίδας δεδομένων και της ακίδας εισόδου ρολογιού στις διαδρομές καταγραφής καταγραφής SERDES. |
| Αριθμός Ρολογιών | 1–9 | Καθορίζει τον αριθμό των ρολογιών εξόδου που απαιτούνται για κάθε συσκευή στο σχέδιο PLL. Οι ζητούμενες ρυθμίσεις για τη συχνότητα εξόδου, τη μετατόπιση φάσης και τον κύκλο λειτουργίας εμφανίζονται με βάση τον αριθμό των επιλεγμένων ρολογιών. |
| Καθορίστε τη συχνότητα VCO | Ενεργοποίηση ή Απενεργοποίηση | Σας επιτρέπει να περιορίσετε τη συχνότητα VCO στην καθορισμένη τιμή. Αυτό είναι χρήσιμο όταν δημιουργείτε ένα PLL για εξωτερική λειτουργία LVDS ή εάν επιθυμείτε ένα συγκεκριμένο μέγεθος βήματος δυναμικής μετατόπισης φάσης. |
| συνέχισε… | ||
| Παράμετρος | Νομική Αξία | Περιγραφή |
| Συχνότητα VCO (1) | — | • Πότε Ενεργοποίηση παραμέτρων ρολογιού φυσικής εξόδου είναι ενεργοποιημένη— εμφανίζει τη συχνότητα VCO με βάση τις τιμές για Συχνότητα ρολογιού αναφοράς, Πολλαπλασιασμός συντελεστή (M-Counter), και Συντελεστής διαίρεσης (N-Μετρητής).
• Πότε Ενεργοποίηση παραμέτρων ρολογιού φυσικής εξόδου είναι απενεργοποιημένο— σας επιτρέπει να καθορίσετε την ζητούμενη τιμή για τη συχνότητα VCO. Η προεπιλεγμένη τιμή είναι 600.0 MHz. |
| Δώστε παγκόσμιο όνομα στο ρολόι | Ενεργοποίηση ή Απενεργοποίηση | Σας επιτρέπει να μετονομάσετε το όνομα του ρολογιού εξόδου. |
| Όνομα ρολογιού | — | Το όνομα ρολογιού χρήστη για τους Περιορισμούς Σχεδίασης Σύνοψης (SDC). |
| Επιθυμητή Συχνότητα | — | Καθορίζει τη συχνότητα ρολογιού εξόδου της αντίστοιχης θύρας ρολογιού εξόδου, outclk[], σε MHz. Η προεπιλεγμένη τιμή είναι 100.0 MHz. Οι ελάχιστες και μέγιστες τιμές εξαρτώνται από τη συσκευή που χρησιμοποιείται. Το PLL διαβάζει μόνο τους αριθμούς στα πρώτα έξι δεκαδικά ψηφία. |
| Πραγματική συχνότητα | — | Σας επιτρέπει να επιλέξετε την πραγματική συχνότητα ρολογιού εξόδου από μια λίστα επιτεύξιμων συχνοτήτων. Η προεπιλεγμένη τιμή είναι η πλησιέστερη επιτεύξιμη συχνότητα στην επιθυμητή συχνότητα. |
| Μονάδες μετατόπισης φάσης | ps or βαθμούς | Καθορίζει τη μονάδα μετατόπισης φάσης για την αντίστοιχη θύρα ρολογιού εξόδου,
outclk[], σε picoseconds (ps) ή μοίρες. |
| Επιθυμητή Μετατόπιση Φάσης | — | Καθορίζει την ζητούμενη τιμή για τη μετατόπιση φάσης. Η προεπιλεγμένη τιμή είναι
0 ps. |
| Πραγματική Μετατόπιση Φάσης | — | Σας επιτρέπει να επιλέξετε την πραγματική μετατόπιση φάσης από μια λίστα επιτεύξιμων τιμών μετατόπισης φάσης. Η προεπιλεγμένη τιμή είναι η πλησιέστερη δυνατή μετατόπιση φάσης στην επιθυμητή μετατόπιση φάσης. |
| Επιθυμητός κύκλος καθήκοντος | 0.0–100.0 | Καθορίζει την ζητούμενη τιμή για τον κύκλο λειτουργίας. Η προεπιλεγμένη τιμή είναι
50.0%. |
| Πραγματικός κύκλος εργασίας | — | Σας επιτρέπει να επιλέξετε τον πραγματικό κύκλο λειτουργίας από μια λίστα επιτεύξιμων τιμών κύκλου εργασίας. Η προεπιλεγμένη τιμή είναι ο πλησιέστερος εφικτός κύκλος εργασίας στον επιθυμητό κύκλο εργασίας. |
| Πολλαπλασιασμός συντελεστή (M-Counter)
(2) |
4–511 | Καθορίζει τον πολλαπλασιασμό του M-counter.
Το νομικό εύρος του μετρητή M είναι 4–511. Ωστόσο, οι περιορισμοί στην ελάχιστη νόμιμη συχνότητα PFD και στη μέγιστη νόμιμη συχνότητα VCO περιορίζουν το εύρος ενεργού μετρητή M σε 4–160. |
| Συντελεστής διαίρεσης (N-Μετρητής) (2) | 1–511 | Καθορίζει τον συντελεστή διαίρεσης του N-counter.
Το νομικό εύρος του μετρητή Ν είναι 1–511. Ωστόσο, οι περιορισμοί στην ελάχιστη νόμιμη συχνότητα PFD περιορίζουν το ενεργό εύρος του μετρητή N στο 1–80. |
| Συντελεστής διαίρεσης (C-Counter) (2) | 1–511 | Καθορίζει τον συντελεστή διαίρεσης για το ρολόι εξόδου (C-counter). |
- Αυτή η παράμετρος είναι διαθέσιμη μόνο όταν η Ενεργοποίηση παραμέτρων ρολογιού φυσικής εξόδου είναι απενεργοποιημένη.
- Αυτή η παράμετρος είναι διαθέσιμη μόνο όταν είναι ενεργοποιημένη η Ενεργοποίηση παραμέτρων ρολογιού φυσικής εξόδου.
IOPLL IP Core Parameters – Ρυθμίσεις Καρτέλα
Πίνακας 2. Παράμετροι πυρήνα IP IOPLL – Καρτέλα ρυθμίσεων
| Παράμετρος | Νομική Αξία | Περιγραφή |
| Προκαθορισμένο εύρος ζώνης PLL | Χαμηλός, Μέσον, ή Ψηλά | Καθορίζει την προκαθορισμένη ρύθμιση εύρους ζώνης PLL. Η προεπιλεγμένη επιλογή είναι
Χαμηλός. |
| Αυτόματη επαναφορά PLL | Ενεργοποίηση ή Απενεργοποίηση | Αυτόματη επαναφορά του PLL σε περίπτωση απώλειας κλειδώματος. |
| Δημιουργήστε μια δεύτερη είσοδο clk 'refclk1' | Ενεργοποίηση ή Απενεργοποίηση | Ενεργοποιήστε για να παράσχετε ένα εφεδρικό ρολόι συνδεδεμένο στο PLL σας που μπορεί να αλλάξει με το αρχικό ρολόι αναφοράς σας. |
| Δεύτερη Συχνότητα Ρολογιού Αναφοράς | — | Επιλέγει τη συχνότητα του δεύτερου σήματος ρολογιού εισόδου. Η προεπιλεγμένη τιμή είναι 100.0 MHz. Η ελάχιστη και η μέγιστη τιμή εξαρτώνται από τη συσκευή που χρησιμοποιείται. |
| Δημιουργήστε ένα σήμα «active_clk» για να υποδείξετε το ρολόι εισόδου που χρησιμοποιείται | Ενεργοποίηση ή Απενεργοποίηση | Ενεργοποιήστε για να δημιουργήσετε την έξοδο activeclk. Η έξοδος activeclk υποδεικνύει το ρολόι εισόδου που χρησιμοποιείται από το PLL. Το χαμηλό σήμα εξόδου δείχνει refclk και το σήμα εξόδου υψηλό δείχνει refclk1. |
| Δημιουργήστε ένα σήμα «clkbad» για κάθε ένα από τα ρολόγια εισόδου | Ενεργοποίηση ή Απενεργοποίηση | Ενεργοποιήστε για να δημιουργήσετε δύο εξόδους clkbad, μία για κάθε ρολόι εισόδου. Το χαμηλό σήμα εξόδου δείχνει ότι το ρολόι λειτουργεί και το σήμα εξόδου υψηλό υποδεικνύει ότι το ρολόι δεν λειτουργεί. |
| Λειτουργία μεταγωγής | Αυτόματη εναλλαγή, Χειροκίνητη εναλλαγή, ή Αυτόματη εναλλαγή με χειροκίνητη παράκαμψη | Καθορίζει τη λειτουργία μετάβασης για εφαρμογή σχεδιασμού. Η IP υποστηρίζει τρεις τρόπους μετάβασης:
• Εάν επιλέξετε το Αυτόματη εναλλαγή λειτουργία, το κύκλωμα PLL παρακολουθεί το επιλεγμένο ρολόι αναφοράς. Εάν σταματήσει ένα ρολόι, το κύκλωμα μεταβαίνει αυτόματα στο εφεδρικό ρολόι σε μερικούς κύκλους ρολογιού και ενημερώνει τα σήματα κατάστασης, clkbad και activeclk. • Εάν επιλέξετε το Χειροκίνητη εναλλαγή όταν το σήμα ελέγχου, ο διακόπτης τερματισμού, αλλάζει από λογικό υψηλό σε λογικό χαμηλό και παραμένει χαμηλό για τουλάχιστον τρεις κύκλους ρολογιού, το ρολόι εισόδου αλλάζει στο άλλο ρολόι. Ο extswitch μπορεί να δημιουργηθεί από τη λογική του πυρήνα FPGA ή την ακίδα εισόδου. • Εάν επιλέξετε Αυτόματη εναλλαγή με χειροκίνητη παράκαμψη λειτουργία, όταν το σήμα του διακόπτη εξόδου είναι χαμηλό, παρακάμπτει τη λειτουργία αυτόματου διακόπτη. Όσο ο διακόπτης εξόδου παραμένει χαμηλός, η περαιτέρω ενέργεια εναλλαγής μπλοκάρεται. Για να επιλέξετε αυτήν τη λειτουργία, οι δύο πηγές ρολογιού σας πρέπει να λειτουργούν και η συχνότητα των δύο ρολογιών δεν μπορεί να διαφέρει περισσότερο από 20%. Εάν και τα δύο ρολόγια δεν είναι στην ίδια συχνότητα, αλλά η διαφορά περιόδου τους είναι εντός 20%, το μπλοκ ανίχνευσης απώλειας ρολογιού μπορεί να ανιχνεύσει το χαμένο ρολόι. Το PLL πιθανότατα πέφτει εκτός κλειδώματος μετά την εναλλαγή εισόδου ρολογιού PLL και χρειάζεται χρόνο για να κλειδώσει ξανά. |
| Καθυστέρηση μεταγωγής | 0–7 | Προσθέτει ένα συγκεκριμένο ποσό καθυστέρησης κύκλου στη διαδικασία μετάβασης. Η προεπιλεγμένη τιμή είναι 0. |
| Πρόσβαση στη θύρα εξόδου PLL LVDS_CLK/ LOADEN | Ανάπηρος, Ενεργοποίηση LVDS_CLK/ LOADEN 0, ή
Ενεργοποίηση LVDS_CLK/ LOADEN 0 & 1 |
Επιλέγω Ενεργοποίηση LVDS_CLK/LOADEN 0 or Ενεργοποίηση LVDS_CLK/ LOADEN 0 & 1 για να ενεργοποιήσετε τη θύρα εξόδου PLL lvds_clk ή φόρτωση. Ενεργοποιεί αυτήν την παράμετρο σε περίπτωση που το PLL τροφοδοτεί ένα μπλοκ LVDS SERDES με εξωτερικό PLL.
Όταν χρησιμοποιείτε τις θύρες outclk I/O PLL με θύρες LVDS, το outclk[0..3] χρησιμοποιούνται για τις θύρες lvds_clk[0,1] και loaden[0,1], ενώ το outclk4 μπορεί να χρησιμοποιηθεί για τις θύρες coreclk. |
| Ενεργοποιήστε την πρόσβαση στη θύρα εξόδου PLL DPA | Ενεργοποίηση ή Απενεργοποίηση | Ενεργοποιήστε για να ενεργοποιήσετε τη θύρα εξόδου PLL DPA. |
| συνέχισε… | ||
| Παράμετρος | Νομική Αξία | Περιγραφή |
| Ενεργοποιήστε την πρόσβαση στη θύρα εξόδου εξωτερικού ρολογιού PLL | Ενεργοποίηση ή Απενεργοποίηση | Ενεργοποιήστε για να ενεργοποιήσετε τη θύρα εξόδου εξωτερικού ρολογιού PLL. |
| Καθορίζει ποιο outclk θα χρησιμοποιηθεί ως πηγή extclk_out[0] | C0 – C8 | Καθορίζει τη θύρα outclk που θα χρησιμοποιηθεί ως πηγή extclk_out[0]. |
| Καθορίζει ποιο outclk θα χρησιμοποιηθεί ως πηγή extclk_out[1] | C0 – C8 | Καθορίζει τη θύρα outclk που θα χρησιμοποιηθεί ως πηγή extclk_out[1]. |
Διαδοχική καρτέλα
Πίνακας 3. Παράμετροι πυρήνα IP IOPLL – Cascading Tab3
| Παράμετρος | Νομική Αξία | Περιγραφή |
| Δημιουργήστε ένα σήμα "cascade out" για να συνδεθείτε με ένα downstream PLL | Ενεργοποίηση ή Απενεργοποίηση | Ενεργοποιήστε για να δημιουργήσετε τη θύρα cascade_out, η οποία υποδεικνύει ότι αυτό το PLL είναι πηγή και συνδέεται με ένα PLL προορισμού (κατάντη). |
| Καθορίζει ποιο outclk θα χρησιμοποιηθεί ως πηγή σε σειρά | 0–8 | Καθορίζει την καταρράκτη πηγή. |
| Δημιουργήστε ένα σήμα adjpllin ή cclk για να συνδεθείτε με ένα PLL upstream | Ενεργοποίηση ή Απενεργοποίηση | Ενεργοποιήστε το για να δημιουργήσετε μια θύρα εισόδου, η οποία υποδεικνύει ότι αυτό το PLL είναι προορισμός και συνδέεται με μια πηγή (ανοδική) PLL. |
Καρτέλα Dynamic Reconfiguration
Πίνακας 4. Παράμετροι πυρήνα IP IOPLL – Καρτέλα δυναμικής αναδιαμόρφωσης
| Παράμετρος | Νομική Αξία | Περιγραφή |
| Ενεργοποίηση δυναμικής αναδιαμόρφωσης του PLL | Ενεργοποίηση ή Απενεργοποίηση | Ενεργοποιήστε την ενεργοποίηση της δυναμικής αναδιαμόρφωσης αυτού του PLL (σε συνδυασμό με το PLL Reconfig Intel FPGA IP core). |
| Ενεργοποιήστε την πρόσβαση σε θύρες δυναμικής μετατόπισης φάσης | Ενεργοποίηση ή Απενεργοποίηση | Ενεργοποιήστε τη διεπαφή δυναμικής μετατόπισης φάσης με το PLL. |
| Επιλογή δημιουργίας MIF (3) | Παράγω Νέα MIF File, Προσθήκη διαμόρφωσης σε υπάρχον MIF File, και Δημιουργία MIF File κατά τη δημιουργία IP | Είτε δημιουργήστε ένα νέο .mif file που περιέχει την τρέχουσα διαμόρφωση του I/O PLL ή προσθέστε αυτήν τη διαμόρφωση σε ένα υπάρχον .mif file. Μπορείτε να χρησιμοποιήσετε αυτό το .mif file κατά τη διάρκεια της δυναμικής αναδιαμόρφωσης για να ρυθμίσετε εκ νέου το I/O PLL στις τρέχουσες ρυθμίσεις του. |
| Διαδρομή προς τη Νέα MIF file (4) | — | Εισαγάγετε την τοποθεσία και file όνομα του νέου .mif file να δημιουργηθεί. |
| Διαδρομή προς την υπάρχουσα MIF file (5) | — | Εισαγάγετε την τοποθεσία και file όνομα του υπάρχοντος .mif file σκοπεύετε να προσθέσετε σε. |
| συνέχισε… | ||
- Αυτή η παράμετρος είναι διαθέσιμη μόνο όταν είναι ενεργοποιημένη η Ενεργοποίηση δυναμικής επαναδιαμόρφωσης του PLL.
- Αυτή η παράμετρος είναι διαθέσιμη μόνο όταν Δημιουργία νέου MIF File επιλέγεται ως Generation MIF
Επιλογή.Παράμετρος Νομική Αξία Περιγραφή Ενεργοποίηση Dynamic Phase Shift για ροή MIF (3) Ενεργοποίηση ή Απενεργοποίηση Ενεργοποιήστε για αποθήκευση ιδιοτήτων δυναμικής μετατόπισης φάσης για αναδιαμόρφωση PLL. Επιλογή μετρητή DPS (6) C0 – C8, Όλα Γ, or M
Επιλέγει τον μετρητή για δυναμική μετατόπιση φάσης. Το M είναι ο μετρητής ανάδρασης και το C είναι οι μετρητές μετά την κλίμακα. Αριθμός δυναμικών μετατοπίσεων φάσης (6) 1–7 Επιλέγει τον αριθμό των αυξήσεων μετατόπισης φάσης. Το μέγεθος μιας αύξησης μετατόπισης φάσης είναι ίσο με το 1/8 της περιόδου VCO. Η προεπιλεγμένη τιμή είναι 1. Δυναμική κατεύθυνση μετατόπισης φάσης (6) Θετικός or Αρνητικός
Καθορίζει τη δυναμική κατεύθυνση μετατόπισης φάσης για αποθήκευση στο PLL MIF. - Αυτή η παράμετρος είναι διαθέσιμη μόνο όταν Προσθήκη διαμόρφωσης σε υπάρχον MIF File επιλέγεται ως Επιλογή δημιουργίας MIF
IOPLL IP Core Parameters – Advanced Parameters Tab
Πίνακας 5. Παράμετροι πυρήνων IOPLL IP – Προηγμένες παράμετροι Καρτέλα
| Παράμετρος | Νομική Αξία | Περιγραφή |
| Προηγμένες παράμετροι | — | Εμφανίζει έναν πίνακα φυσικών ρυθμίσεων PLL που θα εφαρμοστούν με βάση τα δεδομένα σας. |
Περιγραφή λειτουργίας
- Ένα I/O PLL είναι ένα σύστημα ελέγχου συχνότητας που παράγει ένα ρολόι εξόδου συγχρονίζοντας τον εαυτό του με ένα ρολόι εισόδου. Το PLL συγκρίνει τη διαφορά φάσης μεταξύ του σήματος εισόδου και του σήματος εξόδου ενός voltage-controlled oscillator (VCO) και στη συνέχεια εκτελεί συγχρονισμό φάσης για να διατηρήσει μια σταθερή γωνία φάσης (κλείδωμα) στη συχνότητα του σήματος εισόδου ή αναφοράς. Ο βρόχος συγχρονισμού ή αρνητικής ανάδρασης του συστήματος αναγκάζει το PLL να κλειδώσει φάση.
- Μπορείτε να διαμορφώσετε τα PLL ως πολλαπλασιαστές συχνότητας, διαιρέτες, αποδιαμορφωτές, γεννήτριες παρακολούθησης ή κυκλώματα ανάκτησης ρολογιού. Μπορείτε να χρησιμοποιήσετε PLL για να δημιουργήσετε σταθερές συχνότητες, να ανακτήσετε σήματα από ένα θορυβώδες κανάλι επικοινωνίας ή να διανείμετε σήματα ρολογιού σε όλο το σχέδιό σας.
Δομικά στοιχεία ενός PLL
Τα κύρια μπλοκ του I/O PLL είναι ο ανιχνευτής συχνότητας φάσης (PFD), η αντλία φόρτισης, το φίλτρο βρόχου, το VCO και οι μετρητές, όπως ένας μετρητής ανάδρασης (M), ένας μετρητής προ-κλίμακας (N) και μετρητές κλίμακας (C). Η αρχιτεκτονική PLL εξαρτάται από τη συσκευή που χρησιμοποιείτε στο σχέδιό σας.
Αυτή η παράμετρος είναι διαθέσιμη μόνο όταν είναι ενεργοποιημένη η Enable Dynamic Phase Shift for MIF Streaming.
Τυπική Αρχιτεκτονική I/O PLL
- Οι ακόλουθοι όροι χρησιμοποιούνται συνήθως για να περιγράψουν τη συμπεριφορά ενός PLL:
Χρόνος κλειδώματος PLL—γνωστός και ως χρόνος απόκτησης PLL. Ο χρόνος κλειδώματος PLL είναι ο χρόνος για να επιτύχει το PLL τη σχέση συχνότητας και φάσης στόχου μετά την ενεργοποίηση, μετά από μια προγραμματισμένη αλλαγή συχνότητας εξόδου ή μετά από επαναφορά PLL. Σημείωση: Το λογισμικό προσομοίωσης δεν μοντελοποιεί έναν ρεαλιστικό χρόνο κλειδώματος PLL. Η προσομοίωση δείχνει έναν μη ρεαλιστικά γρήγορο χρόνο κλειδώματος. Για τις προδιαγραφές του πραγματικού χρόνου κλειδώματος, ανατρέξτε στο φύλλο δεδομένων της συσκευής. - Ανάλυση PLL—η ελάχιστη τιμή αύξησης συχνότητας ενός PLL VCO. Ο αριθμός των bit στους μετρητές M και N καθορίζει την τιμή ανάλυσης PLL.
- PLL sample rate — το FREF sampσυχνότητα ling που απαιτείται για την εκτέλεση της διόρθωσης φάσης και συχνότητας στο PLL. Το PLL sampΤο ποσοστό είναι fREF /N.
Κλειδαριά PLL
Το κλείδωμα PLL εξαρτάται από τα δύο σήματα εισόδου στον ανιχνευτή συχνότητας φάσης. Το σήμα κλειδώματος είναι μια ασύγχρονη έξοδος των PLL. Ο αριθμός των κύκλων που απαιτούνται για την πύλη του σήματος κλειδώματος εξαρτάται από το ρολόι εισόδου PLL που χρονίζει το κύκλωμα κλειστής κλειδαριάς. Διαιρέστε τον μέγιστο χρόνο κλειδώματος του PLL με την περίοδο του ρολογιού εισόδου PLL για να υπολογίσετε τον αριθμό των κύκλων ρολογιού που απαιτούνται για την πύλη του σήματος κλειδώματος.
Τρόποι λειτουργίας
Ο πυρήνας IP IOPLL υποστηρίζει έξι διαφορετικές λειτουργίες ανάδρασης ρολογιού. Κάθε λειτουργία επιτρέπει τον πολλαπλασιασμό και τη διαίρεση του ρολογιού, τη μετατόπιση φάσης και τον προγραμματισμό του κύκλου λειτουργίας.
Ρολόγια εξόδου
- Ο πυρήνας IP IOPLL μπορεί να παράγει έως και εννέα σήματα εξόδου ρολογιού. Τα παραγόμενα σήματα εξόδου ρολογιού χρονίζουν τον πυρήνα ή τα εξωτερικά μπλοκ έξω από τον πυρήνα.
- Μπορείτε να χρησιμοποιήσετε το σήμα επαναφοράς για να επαναφέρετε την τιμή του ρολογιού εξόδου στο 0 και να απενεργοποιήσετε τα ρολόγια εξόδου PLL.
- Κάθε ρολόι εξόδου έχει ένα σύνολο απαιτούμενων ρυθμίσεων όπου μπορείτε να καθορίσετε τις επιθυμητές τιμές για τη συχνότητα εξόδου, τη μετατόπιση φάσης και τον κύκλο λειτουργίας. Οι επιθυμητές ρυθμίσεις είναι οι ρυθμίσεις που θέλετε να εφαρμόσετε στο σχέδιό σας.
- Οι πραγματικές τιμές για τη συχνότητα, τη μετατόπιση φάσης και τον κύκλο λειτουργίας είναι οι πλησιέστερες ρυθμίσεις (η καλύτερη κατά προσέγγιση των επιθυμητών ρυθμίσεων) που μπορούν να εφαρμοστούν στο κύκλωμα PLL.
Εναλλαγή ρολογιού αναφοράς
Η δυνατότητα εναλλαγής ρολογιού αναφοράς επιτρέπει στο PLL να εναλλάσσεται μεταξύ δύο ρολογιών εισόδου αναφοράς. Χρησιμοποιήστε αυτήν τη δυνατότητα για πλεονασμό ρολογιού ή για εφαρμογή τομέα διπλού ρολογιού, όπως σε ένα σύστημα. Το σύστημα μπορεί να ενεργοποιήσει ένα περιττό ρολόι εάν σταματήσει να λειτουργεί το κύριο ρολόι.
Χρησιμοποιώντας τη δυνατότητα εναλλαγής ρολογιού αναφοράς, μπορείτε να καθορίσετε τη συχνότητα για το δεύτερο ρολόι εισόδου και να επιλέξετε τη λειτουργία και την καθυστέρηση για τη μετάβαση.
Το μπλοκ ανίχνευσης απώλειας ρολογιού και εναλλαγής ρολογιού αναφοράς έχει τις ακόλουθες λειτουργίες:
- Παρακολουθεί την κατάσταση του ρολογιού αναφοράς. Εάν το ρολόι αναφοράς αποτύχει, το ρολόι μεταβαίνει αυτόματα σε εφεδρική πηγή εισόδου ρολογιού. Το ρολόι ενημερώνει την κατάσταση των σημάτων clkbad και activeclk για να ειδοποιήσει το συμβάν.
- Εναλλάσσει το ρολόι αναφοράς εμπρός και πίσω μεταξύ δύο διαφορετικών συχνοτήτων. Χρησιμοποιήστε το σήμα του διακόπτη για να ελέγξετε χειροκίνητα τη δράση του διακόπτη. Αφού συμβεί μια εναλλαγή, το PLL μπορεί να χάσει προσωρινά το κλείδωμα και να περάσει από τη διαδικασία υπολογισμού.
PLL-to-PLL Cascading
Εάν κάνετε κλιμάκωση των PLL στο σχέδιό σας, το PLL πηγής (ανοδικής ροής) πρέπει να έχει ρύθμιση χαμηλού εύρους ζώνης, ενώ το PLL προορισμού (κατάντη) πρέπει να έχει ρύθμιση υψηλού εύρους ζώνης. Κατά τη διάρκεια της διαδοχής, η έξοδος της πηγής PLL χρησιμεύει ως το ρολόι αναφοράς (είσοδος) του PLL προορισμού. Οι ρυθμίσεις εύρους ζώνης των κλιμακωτών PLL πρέπει να είναι διαφορετικές. Εάν οι ρυθμίσεις εύρους ζώνης των κλιμακωτών PLL είναι ίδιες, τα κλιμακωτά PLL ενδέχεται να ampενεργοποιεί το θόρυβο φάσης σε ορισμένες συχνότητες. Η πηγή ρολογιού εισόδου adjpllin χρησιμοποιείται για την αλληλοδιαδοχή μεταξύ σπασίμων κλασματικών PLL.
λιμάνια
Πίνακας 6. Θύρες Core IP IOPLL
| Παράμετρος | Τύπος | Κατάσταση | Περιγραφή |
| αντανακλώ | Εισαγωγή | Υποχρεούμαι | Η πηγή ρολογιού αναφοράς που οδηγεί το I/O PLL. |
| πρώτο | Εισαγωγή | Υποχρεούμαι | Η θύρα ασύγχρονης επαναφοράς για τα ρολόγια εξόδου. Οδηγήστε αυτήν τη θύρα ψηλά για να επαναφέρετε όλα τα ρολόγια εξόδου στην τιμή 0. Πρέπει να συνδέσετε αυτήν τη θύρα στο σήμα ελέγχου χρήστη. |
| fbclk | Εισαγωγή | Προαιρετικός | Η εξωτερική θύρα εισόδου ανάδρασης για το I/O PLL.
Ο πυρήνας IP IOPLL δημιουργεί αυτή τη θύρα όταν το I/O PLL λειτουργεί σε λειτουργία εξωτερικής ανάδρασης ή σε λειτουργία buffer μηδενικής καθυστέρησης. Για να ολοκληρωθεί ο βρόχος ανάδρασης, μια σύνδεση σε επίπεδο πλακέτας πρέπει να συνδέσει τη θύρα fbclk και τη θύρα εξόδου εξωτερικού ρολογιού του I/O PLL. |
| fboutclk | Παραγωγή | Προαιρετικός | Η θύρα που τροφοδοτεί τη θύρα fbclk μέσω του κυκλώματος μίμησης.
Η θύρα fboutclk είναι διαθέσιμη μόνο εάν το I/O PLL βρίσκεται σε λειτουργία εξωτερικής ανάδρασης. |
| zdbfbclk | Αμφίδρομος | Προαιρετικός | Η αμφίδρομη θύρα που συνδέεται με το κύκλωμα μίμησης. Αυτή η θύρα πρέπει να συνδεθεί σε μια αμφίδρομη ακίδα που τοποθετείται στην ειδική ακίδα εξόδου θετικής ανάδρασης του I/O PLL.
Η θύρα zdbfbclk είναι διαθέσιμη μόνο εάν το I/O PLL βρίσκεται σε λειτουργία buffer μηδενικής καθυστέρησης. Για να αποφύγετε την ανάκλαση του σήματος όταν χρησιμοποιείτε τη λειτουργία προσωρινής μνήμης μηδενικής καθυστέρησης, μην τοποθετείτε ίχνη πλακέτας σε αμφίδρομη ακίδα I/O. |
| κλειδωμένο | Παραγωγή | Προαιρετικός | Ο πυρήνας IP IOPLL οδηγεί αυτή τη θύρα ψηλά όταν το PLL αποκτά κλείδωμα. Η θύρα παραμένει ψηλά όσο το IOPLL είναι κλειδωμένο. Το I/O PLL επιβεβαιώνει την κλειδωμένη θύρα όταν οι φάσεις και οι συχνότητες του ρολογιού αναφοράς και του ρολογιού ανάδρασης είναι οι |
| συνέχισε… | |||
| Παράμετρος | Τύπος | Κατάσταση | Περιγραφή |
| ίδια ή εντός της ανοχής του κυκλώματος κλειδώματος. Όταν η διαφορά μεταξύ των δύο σημάτων ρολογιού υπερβαίνει την ανοχή του κυκλώματος κλειδώματος, το I/O PLL χάνει το κλείδωμα. | |||
| refclk1 | Εισαγωγή | Προαιρετικός | Δεύτερη πηγή ρολογιού αναφοράς που οδηγεί το I/O PLL για δυνατότητα εναλλαγής ρολογιού. |
| διακόπτης | Εισαγωγή | Προαιρετικός | Βάλτε το σήμα του διακόπτη εξόδου σε χαμηλή τιμή (1'b0) για τουλάχιστον 3 κύκλους ρολογιού για χειροκίνητη εναλλαγή του ρολογιού. |
| activeclk | Παραγωγή | Προαιρετικός | Σήμα εξόδου για να υποδείξει ποια πηγή ρολογιού αναφοράς χρησιμοποιείται από το I/O PLL. |
| clkbad | Παραγωγή | Προαιρετικός | Το σήμα εξόδου που υποδεικνύει ότι η κατάσταση της πηγής ρολογιού αναφοράς είναι καλή ή κακή. |
| cascade_out | Παραγωγή | Προαιρετικός | Σήμα εξόδου που τροφοδοτείται σε κατάντη I/O PLL. |
| adjpllin | Εισαγωγή | Προαιρετικός | Σήμα εισόδου που τροφοδοτείται από ανοδικό I/O PLL. |
| outclk_[] | Παραγωγή | Προαιρετικός | Ρολόι εξόδου από I/O PLL. |
Αρχεία οδηγού χρήσης IOPLL Intel FPGA IP Core
Εάν δεν αναφέρεται μια έκδοση πυρήνα IP, ισχύει ο οδηγός χρήσης για την προηγούμενη έκδοση πυρήνα IP
| Έκδοση IP Core | Οδηγός χρήσης |
| 17.0 | Οδηγός χρήστη Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core |
| 16.1 | Οδηγός χρήστη Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core |
| 16.0 | Οδηγός χρήστη Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core |
| 15.0 | Οδηγός χρήστη Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core |
Ιστορικό αναθεώρησης εγγράφου για τον Οδηγό χρήστη IOPLL Intel FPGA IP Core
| Έκδοση εγγράφου | Intel Quartus® Prime Έκδοση | Αλλαγές |
| 2019.06.24 | 18.1 | Ενημερώθηκε η περιγραφή για τις αποκλειστικές εισόδους ρολογιού στο Τυπική Αρχιτεκτονική I/O PLL διάγραμμα. |
| 2019.01.03 | 18.1 | • Ενημερώθηκε η Πρόσβαση στη θύρα εξόδου PLL LVDS_CLK/LOADEN
παράμετρος στο IOPLL IP Core Parameters – Ρυθμίσεις Καρτέλα τραπέζι. • Ενημερώθηκε η περιγραφή για τη θύρα zdbfbclk στο Θύρες πυρήνων IP IOPLL τραπέζι. |
| 2018.09.28 | 18.1 | • Διορθώθηκε η περιγραφή για τον διακόπτη εξόδου στο Θύρες πυρήνων IP IOPLL
τραπέζι. • Μετονόμασε τους ακόλουθους πυρήνες IP σύμφωνα με την αλλαγή επωνυμίας της Intel: — Άλλαξε τον πυρήνα IP Altera IOPLL σε πυρήνα IP IOPLL Intel FPGA. — Άλλαξε το Altera PLL Reconfig IP core σε PLL Reconfig Intel FPGA IP core. — Άλλαξε τον πυρήνα IP Arria 10 FPLL σε πυρήνα IP fPLL Intel Arria 10/Cyclone 10 FPGA. |
| Ημερομηνία | Εκδοχή | Αλλαγές |
| 2017 Ιουνίου XNUMX | 2017.06.16 | • Προστέθηκε υποστήριξη για συσκευές Intel Cyclone 10 GX.
• Μετονομάστηκε ως Intel. |
| Δεκέμβριος 2016 | 2016.12.05 | Ενημερώθηκε η περιγραφή της πρώτης θύρας του πυρήνα IP. |
| 2016 Ιουνίου XNUMX | 2016.06.23 | • Ενημερώθηκαν οι παράμετροι πυρήνα IP – Πίνακας καρτέλας Ρυθμίσεις.
— Ενημερώθηκε η περιγραφή για τη χειροκίνητη εναλλαγή και την αυτόματη εναλλαγή με παραμέτρους χειροκίνητης παράκαμψης. Το σήμα ελέγχου εναλλαγής ρολογιού είναι ενεργό χαμηλό. — Ενημερώθηκε η περιγραφή για την παράμετρο Switchover Delay. • Καθορισμένοι μετρητές M και C για την παράμετρο επιλογής μετρητή DPS στον πίνακα παραμέτρων του πυρήνα IP – πίνακας καρτέλας δυναμικής αναδιαμόρφωσης. • Άλλαξε το όνομα της θύρας εναλλαγής ρολογιού από διακόπτη clkswitch σε extswitch στο διάγραμμα Typical I/O PLL Architecture. |
| Μάιος 2016 | 2016.05.02 | Ενημερώθηκαν οι παράμετροι πυρήνα IP – Πίνακας καρτέλας δυναμικής αναδιαμόρφωσης. |
| Μάιος 2015 | 2015.05.04 | Ενημερώθηκε η περιγραφή για την Ενεργοποίηση πρόσβασης στην παράμετρο θύρας εξόδου PLL LVDS_CLK/LOADEN στον πίνακα Πυρήνα Παράμετροι IP – Καρτέλα Ρυθμίσεις. Προστέθηκε ένας σύνδεσμος στη διεπαφή σήματος μεταξύ Altera IOPLL και Altera LVDS SERDES IP Cores στον πίνακα I/O και High Speed I/O στο κεφάλαιο Arria 10 Devices. |
| Αύγουστος 2014 | 2014.08.18 | Αρχική έκδοση. |
Έγγραφα / Πόροι
 |
Intel UG-01155 IOPLL FPGA IP Core [pdf] Οδηγός χρήστη UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core |
