คู่มือผู้ใช้ Intel UG-01155 IOPLL FPGA IP Core

รองรับอินพุต PLL (adjpllin) ที่อยู่ติดกันเพื่อเชื่อมต่อกับ upstream PLL ในโหมด PLL cascading
สร้างการเริ่มต้นหน่วยความจำ File (.mif) และอนุญาต PLL dynamicVreconfiguration

รองรับการเปลี่ยนเฟสไดนามิก PLL

ข้อมูลที่เกี่ยวข้อง

ข้อมูลเบื้องต้นเกี่ยวกับ Intel FPGA IP Cores
ให้ข้อมูลเพิ่มเติมเกี่ยวกับคอร์ Intel FPGA IP และตัวแก้ไขพารามิเตอร์
โหมดการทำงาน ในหน้า 9

นาฬิกาเอาท์พุต ในหน้า 10
อ้างอิงการสลับนาฬิกาในหน้า 10

PLL-to-PLL Cascading ในหน้า 11
คู่มือผู้ใช้ IOPLL Intel FPGA IP Core เอกสารสำคัญ หน้า 12

แสดงรายการคู่มือผู้ใช้สำหรับคอร์ IOPLL Intel FPGA IP เวอร์ชันก่อนหน้า

การสนับสนุนครอบครัวอุปกรณ์

IOPLL IP core รองรับเฉพาะตระกูลอุปกรณ์ Intel Arria 10 และ Intel Cyclone 10 GX

IOPLL IP พารามิเตอร์หลัก

ตัวแก้ไขพารามิเตอร์หลักของ IOPLL IP ปรากฏในหมวด PLL ของ IP Catalog

พารามิเตอร์	มูลค่าทางกฎหมาย	คำอธิบาย
กลุ่มอุปกรณ์	อินเทล อาเรีย 10, อินเทล ไซโคลน 10 จีเอ็กซ์	ระบุตระกูลอุปกรณ์
ส่วนประกอบ	—	ระบุอุปกรณ์เป้าหมาย
เกรดความเร็ว	—	ระบุระดับความเร็วสำหรับอุปกรณ์เป้าหมาย
โหมด PLL	จำนวนเต็ม-N พีแอลแอล	ระบุโหมดที่ใช้สำหรับคอร์ IOPLL IP การเลือกกฎหมายเพียงอย่างเดียวคือ จำนวนเต็ม-N PLL. หากคุณต้องการ PLL แบบเศษส่วน คุณต้องใช้ fPLL Intel Arria 10/Cyclone 10 FPGA IP core
ความถี่นาฬิกาอ้างอิง	—	ระบุความถี่อินพุตสำหรับนาฬิกาอินพุต refclk ในหน่วย MHz ค่าเริ่มต้นคือ 100.0 เมกะเฮิรตซ์. ค่าต่ำสุดและสูงสุดขึ้นอยู่กับอุปกรณ์ที่เลือก
เปิดใช้งานพอร์ตเอาต์พุตที่ถูกล็อก	เปิดหรือปิด	เปิดเพื่อเปิดใช้งานพอร์ตที่ถูกล็อค
เปิดใช้งานพารามิเตอร์นาฬิกาเอาต์พุตจริง	เปิดหรือปิด	เปิดเพื่อป้อนพารามิเตอร์ตัวนับ PLL จริงแทนการระบุความถี่สัญญาณนาฬิกาขาออกที่ต้องการ
โหมดการทำงาน	โดยตรง, ความคิดเห็นภายนอก, ปกติ, แหล่งซิงโครนัส, บัฟเฟอร์การหน่วงเวลาเป็นศูนย์, หรือ แอลวีดีเอส	ระบุการดำเนินการของ PLL การดำเนินการเริ่มต้นคือ โดยตรง โหมด. • หากคุณเลือก โดยตรง โหมด PLL จะลดความยาวของเส้นทางป้อนกลับให้เล็กที่สุดเท่าที่จะทำได้ที่เอาต์พุต PLL เอาต์พุตนาฬิกาภายในและเอาต์พุตนาฬิกาภายนอกของ PLL จะถูกเลื่อนเฟสตามอินพุตนาฬิกา PLL ในโหมดนี้ PLL จะไม่ชดเชยเครือข่ายสัญญาณนาฬิกาใดๆ • หากคุณเลือก ปกติ โหมด PLL จะชดเชยความล่าช้าของเครือข่ายนาฬิกาภายในที่ใช้โดยเอาต์พุตนาฬิกา หากใช้ PLL เพื่อขับพินเอาต์พุตสัญญาณนาฬิกาภายนอกด้วย การเลื่อนเฟสที่สอดคล้องกันของสัญญาณบนพินเอาต์พุตจะเกิดขึ้น • หากคุณเลือก แหล่งซิงโครนัส โหมด การหน่วงเวลานาฬิกาจากพินไปยังรีจิสเตอร์อินพุต I/O ตรงกับการหน่วงเวลาข้อมูลจากพินไปยังรีจิสเตอร์อินพุต I/O • หากคุณเลือก ความคิดเห็นภายนอก คุณต้องเชื่อมต่อพอร์ตอินพุต fbclk เข้ากับพินอินพุต การเชื่อมต่อระดับบอร์ดต้องเชื่อมต่อทั้งขาอินพุตและพอร์ตเอาต์พุตสัญญาณนาฬิกาภายนอก fboutclk พอร์ต fbclk สอดคล้องกับนาฬิกาอินพุต • หากคุณเลือก บัฟเฟอร์การหน่วงเวลาเป็นศูนย์ โหมด PLL จะต้องป้อนพินเอาต์พุตสัญญาณนาฬิกาภายนอกและชดเชยการหน่วงเวลาที่เกิดจากพินนั้น สัญญาณที่สังเกตบนพินจะซิงโครไนซ์กับนาฬิกาอินพุต เอาต์พุตนาฬิกา PLL เชื่อมต่อกับพอร์ต altbidir และขับ zdbfbclk เป็นพอร์ตเอาต์พุต หาก PLL ขับเคลื่อนเครือข่ายนาฬิกาภายในด้วย จะเกิดการเปลี่ยนเฟสที่สอดคล้องกันของเครือข่ายนั้น • หากคุณเลือก แอลวีดีเอส โหมด ข้อมูลเดียวกันและความสัมพันธ์ของเวลานาฬิกาของพินที่การลงทะเบียนการจับภาพ SERDES ภายในจะยังคงอยู่ โหมดนี้ชดเชยความล่าช้าในเครือข่ายสัญญาณนาฬิกา LVDS และระหว่างพินข้อมูลและพินสัญญาณนาฬิกาไปยังเส้นทางรีจิสเตอร์จับภาพ SERDES
จำนวนนาฬิกา	1–9	ระบุจำนวนเอาต์พุตนาฬิกาที่จำเป็นสำหรับแต่ละอุปกรณ์ในการออกแบบ PLL การตั้งค่าที่ร้องขอสำหรับความถี่เอาต์พุต การเปลี่ยนเฟส และรอบการทำงานจะแสดงตามจำนวนนาฬิกาที่เลือก
ระบุความถี่ VCO	เปิดหรือปิด	ให้คุณจำกัดความถี่ VCO เป็นค่าที่ระบุ สิ่งนี้มีประโยชน์เมื่อสร้าง PLL สำหรับโหมดภายนอก LVDS หรือหากต้องการขนาดขั้นตอนการเปลี่ยนเฟสไดนามิกเฉพาะ
*ต่อเนื่อง…*

พารามิเตอร์	มูลค่าทางกฎหมาย	คำอธิบาย
ความถี่ VCO (1)	—	• เมื่อไร เปิดใช้งานพารามิเตอร์นาฬิกาเอาต์พุตจริง เปิดอยู่ — แสดงความถี่ VCO ตามค่าของ ความถี่นาฬิกาอ้างอิง, ปัจจัยคูณ (M-Counter), และ ตัวหารหาร (N-Counter). • เมื่อไร เปิดใช้งานพารามิเตอร์นาฬิกาเอาต์พุตจริง ถูกปิด— ให้คุณระบุค่าที่ร้องขอสำหรับความถี่ VCO ค่าเริ่มต้นคือ 600.0 เมกะเฮิรตซ์.
ตั้งชื่อนาฬิกาทั่วโลก	เปิดหรือปิด	ให้คุณเปลี่ยนชื่อนาฬิกาเอาต์พุต
ชื่อนาฬิกา	—	ชื่อนาฬิกาของผู้ใช้สำหรับ Synopsis Design Constraints (SDC)
ความถี่ที่ต้องการ	—	ระบุความถี่นาฬิกาเอาต์พุตของพอร์ตสัญญาณนาฬิกาเอาต์พุตที่สอดคล้องกัน outclk[] ในหน่วย MHz ค่าเริ่มต้นคือ 100.0 เมกะเฮิรตซ์. ค่าต่ำสุดและสูงสุดขึ้นอยู่กับอุปกรณ์ที่ใช้ PLL อ่านเฉพาะตัวเลขในทศนิยม XNUMX ตำแหน่งแรกเท่านั้น
ความถี่จริง	—	ให้คุณเลือกความถี่สัญญาณนาฬิกาขาออกจริงจากรายการความถี่ที่ทำได้ ค่าเริ่มต้นคือความถี่ที่ทำได้ใกล้เคียงกับความถี่ที่ต้องการมากที่สุด
หน่วยเปลี่ยนเฟส	ps or องศา	ระบุหน่วยการเลื่อนเฟสสำหรับพอร์ตนาฬิกาเอาต์พุตที่สอดคล้องกัน outclk[] มีหน่วยเป็นพิโกวินาที (ps) หรือองศา
การเปลี่ยนเฟสที่ต้องการ	—	ระบุค่าที่ร้องขอสำหรับการเปลี่ยนเฟส ค่าเริ่มต้นคือ 0 แรงม้า.
กะระยะจริง	—	ให้คุณเลือกการเลื่อนเฟสจริงจากรายการค่าการเลื่อนเฟสที่ทำได้ ค่าเริ่มต้นคือการเลื่อนเฟสที่ทำได้ใกล้เคียงกับการเปลี่ยนเฟสที่ต้องการมากที่สุด
รอบการทำงานที่ต้องการ	0.0–100.0	ระบุค่าที่ร้องขอสำหรับรอบการทำงาน ค่าเริ่มต้นคือ 50.0%.
รอบการทำงานจริง	—	ให้คุณเลือกรอบการทำงานจริงจากรายการค่ารอบการทำงานที่ทำได้ ค่าเริ่มต้นคือรอบการทำงานที่ใกล้เคียงกับรอบการทำงานที่ต้องการมากที่สุด
ปัจจัยคูณ (M-Counter) (2)	4–511	ระบุปัจจัยการคูณของตัวนับ M ช่วงทางกฎหมายของตัวนับ M คือ 4–511 อย่างไรก็ตาม ข้อจำกัดเกี่ยวกับความถี่ PFD ตามกฎหมายขั้นต่ำและความถี่ VCO ตามกฎหมายสูงสุดจะจำกัดช่วงเคาน์เตอร์ M ที่มีประสิทธิภาพไว้ที่ 4–160
ตัวหารหาร (N-Counter) (2)	1–511	ระบุปัจจัยการหารของ N-เคาน์เตอร์ ช่วงทางกฎหมายของตัวนับ N คือ 1–511 อย่างไรก็ตาม ข้อจำกัดเกี่ยวกับความถี่ PFD ตามกฎหมายขั้นต่ำจะจำกัดช่วงที่มีประสิทธิภาพของตัวนับ N ไว้ที่ 1–80
ตัวหารหาร (C-Counter) (2)	1–511	ระบุปัจจัยหารสำหรับสัญญาณนาฬิกาขาออก (C-เคาน์เตอร์)

พารามิเตอร์นี้ใช้ได้เฉพาะเมื่อปิดใช้งานพารามิเตอร์นาฬิกาเอาต์พุตทางกายภาพ

พารามิเตอร์นี้ใช้ได้เฉพาะเมื่อเปิดใช้พารามิเตอร์นาฬิกาเอาต์พุตจริงเท่านั้น

IOPLL IP Core Parameters – แท็บการตั้งค่า

ตารางที่ 2. IOPLL IP Core Parameters – แท็บการตั้งค่า

พารามิเตอร์	มูลค่าทางกฎหมาย	คำอธิบาย
พรีเซ็ตแบนด์วิดท์ PLL	ต่ำ, ปานกลาง, หรือ สูง	ระบุการตั้งค่าพรีเซ็ตแบนด์วิธ PLL การเลือกเริ่มต้นคือ ต่ำ.
PLL รีเซ็ตอัตโนมัติ	เปิดหรือปิด	รีเซ็ต PLL ด้วยตนเองโดยอัตโนมัติเมื่อสูญเสียการล็อค
สร้างอินพุตที่สอง clk 'refclk1'	เปิดหรือปิด	เปิดเพื่อจัดเตรียมนาฬิกาสำรองที่แนบกับ PLL ของคุณ ซึ่งสามารถสลับกับนาฬิกาอ้างอิงเดิมของคุณได้
ความถี่นาฬิกาอ้างอิงที่สอง	—	เลือกความถี่ของสัญญาณนาฬิกาอินพุตที่สอง ค่าเริ่มต้นคือ 100.0 เมกะเฮิรตซ์. ค่าต่ำสุดและสูงสุดขึ้นอยู่กับอุปกรณ์ที่ใช้
สร้างสัญญาณ 'active_clk' เพื่อระบุนาฬิกาอินพุตที่ใช้งานอยู่	เปิดหรือปิด	เปิดเพื่อสร้างเอาต์พุต activeclk เอาต์พุต activeclk ระบุนาฬิกาอินพุตที่ PLL ใช้งานอยู่ สัญญาณเอาต์พุตต่ำหมายถึง refclk และสัญญาณเอาต์พุตสูงหมายถึง refclk1
สร้างสัญญาณ 'clkbad' สำหรับแต่ละนาฬิกาอินพุต	เปิดหรือปิด	เปิดเพื่อสร้างเอาต์พุต clkbad สองเอาต์พุต หนึ่งเอาต์พุตสำหรับแต่ละอินพุตนาฬิกา สัญญาณเอาท์พุตต่ำแสดงว่านาฬิกาทำงานอยู่ และสัญญาณเอาท์พุตสูงแสดงว่านาฬิกาไม่ทำงาน
โหมดการสลับ	การสลับอัตโนมัติ, สลับด้วยตนเอง, หรือ การสลับอัตโนมัติด้วยการแทนที่ด้วยตนเอง	ระบุโหมดการสลับสำหรับแอ็พพลิเคชันการออกแบบ IP รองรับโหมดสลับสามโหมด: • หากคุณเลือก การสลับอัตโนมัติ โหมด วงจร PLL จะตรวจสอบนาฬิกาอ้างอิงที่เลือก หากนาฬิกาหนึ่งหยุด วงจรจะเปลี่ยนเป็นนาฬิกาสำรองโดยอัตโนมัติในสองสามรอบนาฬิกา และอัปเดตสัญญาณสถานะ clkbad และ activeclk • หากคุณเลือก สลับด้วยตนเอง โหมด เมื่อสัญญาณควบคุม ดับสวิตช์ เปลี่ยนจากลอจิกสูงเป็นลอจิกต่ำ และคงต่ำเป็นเวลาอย่างน้อยสามรอบสัญญาณนาฬิกา อินพุทจะสลับไปยังนาฬิกาอื่น extswitch สามารถสร้างได้จากตรรกะหลัก FPGA หรือพินอินพุต • หากคุณเลือก การสลับอัตโนมัติด้วยการแทนที่ด้วยตนเอง โหมด เมื่อสัญญาณ extswitch ต่ำ มันจะแทนที่ฟังก์ชันสวิตช์อัตโนมัติ ตราบเท่าที่ extswitch ยังคงอยู่ในระดับต่ำ การดำเนินการ switchover ต่อไปจะถูกบล็อก หากต้องการเลือกโหมดนี้ แหล่งที่มาของสัญญาณนาฬิกา 20 แหล่งจะต้องทำงานอยู่ และความถี่ของสัญญาณนาฬิกา 20 แหล่งจะต่างกันไม่เกิน XNUMX% หากนาฬิกาทั้งสองไม่ได้อยู่บนความถี่เดียวกัน แต่ระยะเวลาต่างกันไม่เกิน XNUMX% บล็อกการตรวจจับการสูญหายของสัญญาณนาฬิกาจะสามารถตรวจจับนาฬิกาที่สูญหายได้ PLL มักจะหลุดออกจากการล็อคหลังจากการสลับอินพุตนาฬิกา PLL และต้องการเวลาในการล็อคอีกครั้ง
ความล่าช้าในการสลับ	0–7	เพิ่มจำนวนรอบการหน่วงเวลาให้กับกระบวนการเปลี่ยนผ่าน ค่าเริ่มต้นคือ 0
เข้าถึงพอร์ตเอาต์พุต PLL LVDS_CLK/ LOADEN	พิการ, เปิดใช้งาน LVDS_CLK/ โหลด 0, หรือ เปิดใช้งาน LVDS_CLK/ โหลด 0 & 1	เลือก เปิดใช้งาน LVDS_CLK/โหลด 0 or เปิดใช้งาน LVDS_CLK/ โหลด 0 & 1 เพื่อเปิดใช้งาน PLL lvds_clk หรือ loaden พอร์ตเอาต์พุต เปิดใช้งานพารามิเตอร์นี้ในกรณีที่ PLL ฟีดบล็อก LVDS SERDES ด้วย PLL ภายนอก เมื่อใช้พอร์ต I/O PLL outclk กับพอร์ต LVDS, outclk[0..3] ใช้สำหรับพอร์ต lvds_clk[0,1] และ loaden[0,1] สามารถใช้ outclk4 สำหรับพอร์ต coreclk
เปิดใช้งานการเข้าถึงพอร์ตเอาต์พุต PLL DPA	เปิดหรือปิด	เปิดเพื่อเปิดใช้งานพอร์ตเอาต์พุต PLL DPA
*ต่อเนื่อง…*

พารามิเตอร์	มูลค่าทางกฎหมาย	คำอธิบาย
เปิดใช้งานการเข้าถึงพอร์ตเอาต์พุตนาฬิกาภายนอก PLL	เปิดหรือปิด	เปิดเพื่อเปิดใช้งานพอร์ตเอาต์พุตนาฬิกาภายนอก PLL
ระบุ outclk ที่จะใช้เป็นแหล่ง extclk_out[0]	C0 – C8	ระบุพอร์ต outclk ที่จะใช้เป็นแหล่งที่มา extclk_out[0]
ระบุ outclk ที่จะใช้เป็นแหล่ง extclk_out[1]	C0 – C8	ระบุพอร์ต outclk ที่จะใช้เป็นแหล่งที่มา extclk_out[1]

แท็บเรียงซ้อน

ตารางที่ 3. IOPLL IP Core Parameters – Cascading Tab3

พารามิเตอร์	มูลค่าทางกฎหมาย	คำอธิบาย
สร้างสัญญาณ 'cascade out' เพื่อเชื่อมต่อกับดาวน์สตรีม PLL	เปิดหรือปิด	เปิดใช้เพื่อสร้างพอร์ต cascade_out ซึ่งระบุว่า PLL นี้เป็นต้นทางและเชื่อมต่อกับ PLL ปลายทาง (ดาวน์สตรีม)
ระบุ outclk ที่จะใช้เป็นแหล่งเรียงซ้อน	0–8	ระบุแหล่งที่มาของการเรียงซ้อน
สร้างสัญญาณ adjpllin หรือ cclk เพื่อเชื่อมต่อกับ upstream PLL	เปิดหรือปิด	เปิดเพื่อสร้างพอร์ตอินพุต ซึ่งระบุว่า PLL นี้เป็นปลายทางและเชื่อมต่อกับ PLL ต้นทาง (อัปสตรีม)

แท็บการกำหนดค่าใหม่แบบไดนามิก

ตารางที่ 4. IOPLL IP Core Parameters – แท็บ Dynamic Reconfiguration

พารามิเตอร์	มูลค่าทางกฎหมาย	คำอธิบาย
เปิดใช้งานการกำหนดค่าใหม่แบบไดนามิกของ PLL	เปิดหรือปิด	เปิดใช้การกำหนดค่าใหม่แบบไดนามิกของ PLL นี้ (ร่วมกับ PLL Reconfig Intel FPGA IP core)
เปิดใช้งานการเข้าถึงพอร์ตการเลื่อนเฟสแบบไดนามิก	เปิดหรือปิด	เปิดใช้อินเทอร์เฟซการเลื่อนเฟสแบบไดนามิกด้วย PLL
ตัวเลือกการสร้าง MIF (3)	สร้าง ใหม่ MIF File, เพิ่มการกำหนดค่าไปยัง MIF ที่มีอยู่ File, และ สร้าง MIF File ระหว่างการสร้าง IP	สร้าง .mif ใหม่ file ที่มีการกำหนดค่าปัจจุบันของ I/O PLL หรือเพิ่มการกำหนดค่านี้ใน .mif ที่มีอยู่ file. คุณสามารถใช้ .mif นี้ file ระหว่างการกำหนดค่าใหม่แบบไดนามิกเพื่อกำหนดค่า I/O PLL ใหม่เป็นการตั้งค่าปัจจุบัน
เส้นทางสู่ MIF ใหม่ file (4)	—	ใส่สถานที่และ file ชื่อของ .mif ใหม่ file ที่จะถูกสร้างขึ้น
เส้นทางไปยัง MIF ที่มีอยู่ file (5)	—	ใส่สถานที่และ file ชื่อของ .mif ที่มีอยู่ file คุณตั้งใจจะเพิ่ม
*ต่อเนื่อง…*

พารามิเตอร์นี้ใช้ได้เฉพาะเมื่อเปิดใช้การกำหนดค่าใหม่แบบไดนามิกของ PLL

พารามิเตอร์นี้ใช้ได้เฉพาะเมื่อสร้าง MIF ใหม่ File ถูกเลือกเป็นการสร้าง MIF
ตัวเลือก.

พารามิเตอร์	มูลค่าทางกฎหมาย	คำอธิบาย
เปิดใช้งานการเลื่อนเฟสแบบไดนามิกสำหรับการสตรีม MIF (3)	เปิดหรือปิด	เปิดเพื่อจัดเก็บคุณสมบัติการเลื่อนเฟสแบบไดนามิกสำหรับการกำหนดค่า PLL ใหม่
การเลือกตัวนับ DPS (6)	ค0–ซี8, ซีทั้งหมด, or M	เลือกตัวนับเพื่อรับการเปลี่ยนเฟสแบบไดนามิก M คือตัวนับความคิดเห็น และ C คือตัวนับหลังมาตราส่วน
จำนวนกะไดนามิกเฟส (6)	1–7	เลือกจำนวนการเพิ่มของการเปลี่ยนเฟส ขนาดของการเพิ่มกะระยะเดียวเท่ากับ 1/8 ของระยะเวลา VCO ค่าเริ่มต้นคือ 1.
ทิศทางการเปลี่ยนเฟสแบบไดนามิก (6)	เชิงบวก or เชิงลบ	กำหนดทิศทางการเปลี่ยนเฟสแบบไดนามิกเพื่อจัดเก็บใน PLL MIF

พารามิเตอร์นี้ใช้ได้เฉพาะเมื่อเพิ่มการกำหนดค่าไปยัง MIF ที่มีอยู่ File ถูกเลือกเป็นตัวเลือกการสร้าง MIF

IOPLL IP Core Parameters – แท็บพารามิเตอร์ขั้นสูง

ตารางที่ 5. IOPLL IP Core Parameters – Advanced Parameters Tab

พารามิเตอร์	มูลค่าทางกฎหมาย	คำอธิบาย
พารามิเตอร์ขั้นสูง	—	แสดงตารางการตั้งค่า PLL จริงที่จะนำไปใช้ตามข้อมูลที่คุณป้อน

คำอธิบายการทำงาน

I/O PLL เป็นระบบควบคุมความถี่ที่สร้างนาฬิกาเอาต์พุตโดยการซิงโครไนซ์ตัวเองกับนาฬิกาอินพุต PLL เปรียบเทียบความแตกต่างของเฟสระหว่างสัญญาณอินพุตและสัญญาณเอาต์พุตของปริมาตรtagออสซิลเลเตอร์ที่ควบคุมด้วยอี (VCO) จากนั้นทำการซิงโครไนซ์เฟสเพื่อรักษามุมเฟสคงที่ (ล็อค) บนความถี่ของสัญญาณอินพุตหรืออ้างอิง การซิงโครไนซ์หรือลูปป้อนกลับเชิงลบของระบบบังคับให้ PLL ล็อกเฟส
คุณสามารถกำหนดค่า PLL เป็นตัวคูณความถี่ ตัวหาร ตัวแยกสัญญาณ ตัวสร้างการติดตาม หรือวงจรการกู้คืนสัญญาณนาฬิกา คุณสามารถใช้ PLL เพื่อสร้างความถี่ที่เสถียร กู้คืนสัญญาณจากช่องสื่อสารที่มีสัญญาณรบกวน หรือกระจายสัญญาณนาฬิกาตลอดการออกแบบของคุณ

หน่วยการสร้างของ PLL

บล็อกหลักของ I/O PLL ได้แก่ ตัวตรวจจับความถี่เฟส (PFD), ปั๊มประจุ, ลูปฟิลเตอร์, VCO และตัวนับ เช่น ตัวนับป้อนกลับ (M), ตัวนับก่อนสเกล (N) และหลัง ตัวนับสเกล (C) สถาปัตยกรรม PLL ขึ้นอยู่กับอุปกรณ์ที่คุณใช้ในการออกแบบของคุณ

พารามิเตอร์นี้ใช้ได้เฉพาะเมื่อเปิดใช้งาน Dynamic Phase Shift สำหรับ MIF Streaming เปิดอยู่

สถาปัตยกรรม I/O PLL ทั่วไป

คำศัพท์ต่อไปนี้มักใช้เพื่ออธิบายพฤติกรรมของ PLL:
เวลาล็อก PLL—หรือที่เรียกว่าเวลาการได้มาของ PLL เวลาล็อค PLL คือเวลาที่ PLL บรรลุความถี่เป้าหมายและความสัมพันธ์ของเฟสหลังจากเปิดเครื่อง หลังจากเปลี่ยนความถี่เอาต์พุตที่ตั้งโปรแกรมไว้ หรือหลังจากรีเซ็ต PLL หมายเหตุ: ซอฟต์แวร์จำลองไม่ได้จำลองเวลาล็อก PLL ที่เหมือนจริง การจำลองแสดงเวลาล็อกที่รวดเร็วเกินจริง สำหรับข้อมูลจำเพาะของเวลาล็อคที่แท้จริง โปรดดูที่แผ่นข้อมูลของอุปกรณ์
ความละเอียด PLL—ค่าการเพิ่มความถี่ขั้นต่ำของ PLL VCO จำนวนบิตในตัวนับ M และ N กำหนดค่าความละเอียด PLL
พีแอลเอสampอัตราค่า - FREF sampต้องใช้ความถี่ลิงเพื่อทำการแก้ไขเฟสและความถี่ใน PLL พีแอลเอสampอัตรา le คือ fREF /N

ล็อค PLL

การล็อค PLL ขึ้นอยู่กับสัญญาณอินพุตสองตัวในตัวตรวจจับความถี่เฟส สัญญาณล็อคเป็นเอาต์พุตแบบอะซิงโครนัสของ PLL จำนวนรอบที่ต้องใช้ในการเกตสัญญาณล็อคขึ้นอยู่กับนาฬิกาอินพุต PLL ซึ่งส่งสัญญาณนาฬิกาวงจรล็อคเกต แบ่งเวลาล็อคสูงสุดของ PLL ด้วยระยะเวลาของนาฬิกาอินพุต PLL เพื่อคำนวณจำนวนรอบของสัญญาณนาฬิกาที่ต้องใช้ในการเกตสัญญาณล็อค

โหมดการทำงาน

IOPLL IP core รองรับโหมดป้อนกลับสัญญาณนาฬิกาที่แตกต่างกันหกโหมด แต่ละโหมดอนุญาตให้มีการคูณและหารสัญญาณนาฬิกา การเลื่อนเฟส และการตั้งโปรแกรมรอบการทำงาน

นาฬิกาเอาท์พุต

IOPLL IP core สามารถสร้างสัญญาณเอาต์พุตนาฬิกาได้สูงสุดเก้าสัญญาณ สัญญาณเอาต์พุตสัญญาณนาฬิกาที่สร้างขึ้นจะนาฬิกาแกนหลักหรือบล็อกภายนอกที่อยู่นอกแกน
คุณสามารถใช้สัญญาณรีเซ็ตเพื่อรีเซ็ตค่านาฬิกาเอาต์พุตเป็น 0 และปิดใช้งานนาฬิกาเอาต์พุต PLL
นาฬิกาเอาท์พุตแต่ละตัวมีชุดของการตั้งค่าที่ร้องขอ ซึ่งคุณสามารถระบุค่าที่ต้องการสำหรับความถี่เอาท์พุต การเปลี่ยนเฟส และรอบการทำงาน การตั้งค่าที่ต้องการคือการตั้งค่าที่คุณต้องการนำไปใช้ในการออกแบบของคุณ

ค่าจริงสำหรับความถี่ การเลื่อนเฟส และรอบการทำงานคือการตั้งค่าที่ใกล้เคียงที่สุด (ค่าประมาณที่ดีที่สุดสำหรับการตั้งค่าที่ต้องการ) ที่สามารถนำไปใช้ในวงจร PLL

การสลับนาฬิกาอ้างอิง

คุณลักษณะการสลับนาฬิกาอ้างอิงช่วยให้ PLL สามารถสลับระหว่างนาฬิกาอินพุตอ้างอิงสองตัว ใช้คุณสมบัตินี้สำหรับการซ้ำซ้อนของนาฬิกา หรือสำหรับแอปพลิเคชันโดเมนนาฬิกาคู่ เช่น ในระบบ ระบบสามารถเปิดนาฬิกาสำรองได้หากนาฬิกาหลักหยุดทำงาน
เมื่อใช้คุณลักษณะการสลับสัญญาณนาฬิกาอ้างอิง คุณสามารถระบุความถี่สำหรับสัญญาณนาฬิกาอินพุตที่สอง และเลือกโหมดและการหน่วงเวลาสำหรับการสลับสัญญาณ

การตรวจจับการสูญหายของสัญญาณนาฬิกาและบล็อกการสลับสัญญาณนาฬิกาอ้างอิงมีฟังก์ชันดังต่อไปนี้:

ตรวจสอบสถานะนาฬิกาอ้างอิง หากนาฬิกาอ้างอิงล้มเหลว นาฬิกาจะเปลี่ยนเป็นแหล่งอินพุตนาฬิกาสำรองโดยอัตโนมัติ นาฬิกาจะอัปเดตสถานะของสัญญาณ clkbad และ activeclk เพื่อแจ้งเตือนเหตุการณ์
สลับนาฬิกาอ้างอิงไปมาระหว่างสองความถี่ที่แตกต่างกัน ใช้สัญญาณ extswitch เพื่อควบคุมการทำงานของสวิตช์ด้วยตนเอง หลังจากเกิดการสับเปลี่ยน PLL อาจสูญเสียการล็อคชั่วคราวและเข้าสู่กระบวนการคำนวณ

เรียงซ้อน PLL-to-PLL

หากคุณเรียง PLLs ในการออกแบบของคุณ PLL ต้นทาง (อัปสตรีม) จะต้องมีการตั้งค่าแบนด์วิธต่ำ ในขณะที่ PLL ปลายทาง (ดาวน์สตรีม) จะต้องมีการตั้งค่าแบนด์วิธสูง ในระหว่างการเรียงซ้อน เอาต์พุตของ PLL ต้นทางจะทำหน้าที่เป็นนาฬิกาอ้างอิง (อินพุต) ของ PLL ปลายทาง การตั้งค่าแบนด์วิธของ PLL แบบเรียงซ้อนต้องแตกต่างกัน หากการตั้งค่าแบนด์วิธของ PLL แบบเรียงซ้อนเหมือนกัน PLL แบบเรียงซ้อนอาจ ampสัญญาณรบกวนเฟส lify ที่ความถี่เฉพาะ แหล่งนาฬิกาอินพุต adjpllin ใช้สำหรับการเรียงซ้อนระหว่าง PLL เศษส่วนที่แตกหักได้

พอร์ต

ตารางที่ 6. IOPLL IP Core Ports

พารามิเตอร์	พิมพ์	เงื่อนไข	คำอธิบาย
อ้างอิง	ป้อนข้อมูล	ที่จำเป็น	แหล่งสัญญาณนาฬิกาอ้างอิงที่ขับเคลื่อน I/O PLL
แรก	ป้อนข้อมูล	ที่จำเป็น	พอร์ตรีเซ็ตแบบอะซิงโครนัสสำหรับนาฬิกาเอาต์พุต ขับพอร์ตนี้ให้สูงเพื่อรีเซ็ตนาฬิกาเอาต์พุตทั้งหมดเป็นค่า 0 คุณต้องเชื่อมต่อพอร์ตนี้กับสัญญาณควบคุมผู้ใช้
fbclk	ป้อนข้อมูล	ไม่จำเป็น	พอร์ตอินพุตป้อนกลับภายนอกสำหรับ I/O PLL IOPLL IP core สร้างพอร์ตนี้เมื่อ I/O PLL ทำงานในโหมดป้อนกลับภายนอกหรือโหมดบัฟเฟอร์ดีเลย์เป็นศูนย์ เพื่อให้วงจรป้อนกลับสมบูรณ์ การเชื่อมต่อระดับบอร์ดต้องเชื่อมต่อพอร์ต fbclk และพอร์ตสัญญาณนาฬิกาภายนอกของ I/O PLL
fboutclk	เอาท์พุต	ไม่จำเป็น	พอร์ตที่ป้อนพอร์ต fbclk ผ่านวงจรเลียนแบบ พอร์ต fboutclk ใช้ได้เฉพาะเมื่อ I/O PLL อยู่ในโหมดป้อนกลับภายนอก
zdbfbclk	แบบสองทิศทาง	ไม่จำเป็น	พอร์ตสองทิศทางที่เชื่อมต่อกับวงจรเลียนแบบ พอร์ตนี้ต้องเชื่อมต่อกับขาแบบสองทิศทางซึ่งวางอยู่บนขาเอาต์พุตเฉพาะแบบตอบรับเชิงบวกของ I/O PLL พอร์ต zdbfbclk ใช้ได้เฉพาะเมื่อ I/O PLL อยู่ในโหมดบัฟเฟอร์ดีเลย์เป็นศูนย์ เพื่อหลีกเลี่ยงการสะท้อนสัญญาณเมื่อใช้โหมดบัฟเฟอร์ Zero-Delay อย่าวางร่องรอยของบอร์ดบนพิน I/O แบบสองทิศทาง
ล็อค	เอาท์พุต	ไม่จำเป็น	คอร์ IOPLL IP ขับเคลื่อนพอร์ตนี้ให้สูงเมื่อ PLL ได้รับการล็อก พอร์ตยังคงสูงตราบเท่าที่ IOPLL ถูกล็อค I/O PLL ยืนยันพอร์ตที่ถูกล็อกเมื่อเฟสและความถี่ของนาฬิกาอ้างอิงและนาฬิกาป้อนกลับเป็น
*ต่อเนื่อง…*

พารามิเตอร์	พิมพ์	เงื่อนไข	คำอธิบาย
			เดียวกันหรืออยู่ในพิกัดความเผื่อของวงจรล็อค เมื่อความแตกต่างระหว่างสัญญาณนาฬิกาสองสัญญาณเกินค่าที่ยอมรับได้ของวงจรล็อค I/O PLL จะสูญเสียการล็อค
refcl1	ป้อนข้อมูล	ไม่จำเป็น	แหล่งนาฬิกาอ้างอิงที่สองที่ขับเคลื่อน I/O PLL สำหรับคุณลักษณะการสลับสัญญาณนาฬิกา
ดับสวิตซ์	ป้อนข้อมูล	ไม่จำเป็น	ยืนยันสัญญาณ extswitch ต่ำ (1'b0) เป็นเวลาอย่างน้อย 3 รอบนาฬิกาเพื่อสลับนาฬิกาด้วยตนเอง
แอคทีฟคลิ้ก	เอาท์พุต	ไม่จำเป็น	สัญญาณเอาต์พุตเพื่อระบุว่า I/O PLL ใช้แหล่งสัญญาณนาฬิกาอ้างอิงใด
คลิ้กแบด	เอาท์พุต	ไม่จำเป็น	สัญญาณเอาต์พุตที่ระบุสถานะของแหล่งสัญญาณนาฬิกาอ้างอิงว่าดีหรือไม่ดี
cascade_out	เอาท์พุต	ไม่จำเป็น	สัญญาณเอาต์พุตที่ป้อนเข้าสู่ I/O PLL ดาวน์สตรีม
[adj.]	ป้อนข้อมูล	ไม่จำเป็น	สัญญาณอินพุตที่ป้อนจากอัพสตรีม I/O PLL
เกินจริง_[]	เอาท์พุต	ไม่จำเป็น	นาฬิกาเอาท์พุตจาก I/O PLL

คู่มือผู้ใช้ IOPLL Intel FPGA IP Core Archives

หากไม่มีรายการเวอร์ชันคอร์ของ IP ให้ใช้คู่มือผู้ใช้สำหรับเวอร์ชันคอร์ของ IP ก่อนหน้า

IP Core รุ่น	คู่มือการใช้งาน
17.0	คู่มือผู้ใช้ Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core
16.1	คู่มือผู้ใช้ Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core
16.0	คู่มือผู้ใช้ Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core
15.0	คู่มือผู้ใช้ Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core

ประวัติการแก้ไขเอกสารสำหรับคู่มือผู้ใช้ IOPLL Intel FPGA IP Core

เวอร์ชันเอกสาร	อินเทลควอร์ตัส® รุ่นนายกรัฐมนตรี	การเปลี่ยนแปลง
2019.06.24	18.1	อัปเดตคำอธิบายสำหรับอินพุตนาฬิกาโดยเฉพาะใน สถาปัตยกรรม I/O PLL ทั่วไป แผนภาพ
2019.01.03	18.1	• ปรับปรุงการ เข้าถึงพอร์ตเอาต์พุต PLL LVDS_CLK/LOADEN พารามิเตอร์ใน IOPLL IP Core Parameters – แท็บการตั้งค่า โต๊ะ. • อัปเดตคำอธิบายสำหรับพอร์ต zdbfbclk ใน IOPLL IP พอร์ตหลัก โต๊ะ.
2018.09.28	18.1	• แก้ไขคำอธิบายสำหรับ extswitch ใน IOPLL IP พอร์ตหลัก โต๊ะ. • เปลี่ยนชื่อคอร์ IP ต่อไปนี้ตามการรีแบรนด์ของ Intel: — เปลี่ยนคอร์ IP ของ Altera IOPLL เป็นคอร์ IP ของ IOPLL Intel FPGA — เปลี่ยนคอร์ IP ของ Altera PLL Reconfig เป็น PLL Reconfig Intel FPGA IP คอร์ — เปลี่ยนคอร์ IP ของ Arria 10 FPLL เป็นคอร์ IP fPLL Intel Arria 10/Cyclone 10 FPGA

วันที่	เวอร์ชัน	การเปลี่ยนแปลง
มิถุนายน 2017	2017.06.16	• เพิ่มการสนับสนุนสำหรับอุปกรณ์ Intel Cyclone 10 GX • เปลี่ยนชื่อเป็น Intel
เดือนธันวาคม 2016	2016.12.05	อัปเดตคำอธิบายของพอร์ตแรกของคอร์ IP
มิถุนายน 2016	2016.06.23	• อัปเดตพารามิเตอร์ IP Core – ตารางแท็บการตั้งค่า — อัปเดตคำอธิบายสำหรับ Manual Switchover และ Automatic Switchover ด้วยพารามิเตอร์ Manual Override สัญญาณควบคุมการสลับนาฬิกาทำงานอยู่ในระดับต่ำ — อัปเดตคำอธิบายสำหรับพารามิเตอร์ Switchover Delay • กำหนดตัวนับ M และ C สำหรับพารามิเตอร์ DPS Counter Selection ใน IP Core Parameters – ตารางแท็บ Dynamic Reconfiguration • เปลี่ยนชื่อพอร์ตสวิตช์โอเวอร์คล็อกจาก clkswitch เป็น extswitch ในแผนภาพสถาปัตยกรรม I/O PLL ทั่วไป
เดือนพฤษภาคม พ.ศ. 2016	2016.05.02	อัปเดตพารามิเตอร์ IP Core - ตารางแท็บการกำหนดค่าใหม่แบบไดนามิก
เดือนพฤษภาคม พ.ศ. 2015	2015.05.04	อัปเดตคำอธิบายสำหรับเปิดใช้งานการเข้าถึงพารามิเตอร์พอร์ตเอาต์พุต PLL LVDS_CLK/LOADEN ใน IP Core Parameters – Settings Tab table เพิ่มลิงค์ไปยังตาราง Signal Interface Between Altera IOPLL และ Altera LVDS SERDES IP Cores ในบท I/O และ High Speed I/O ใน Arria 10 Devices
เดือนสิงหาคม 2014	2014.08.18	การเปิดตัวครั้งแรก

เอกสาร / แหล่งข้อมูล

Intel UG-01155 IOPLL FPGA IP คอร์ [พีดีเอฟ] คู่มือการใช้งาน
UG-01155 IOPLL FPGA ไอพีคอร์, UG-01155, IOPLL FPGA ไอพีคอร์, FPGA ไอพีคอร์

อ้างอิง

คู่มือการใช้งาน

Intel UG-01155 IOPLL FPGA IP คอร์

คู่มือผู้ใช้ IOPLL Intel® FPGA IP Core