intel UG-01155 IOPLL FPGA IP Core
Intel® Quartus® Prime Design Suite အတွက် အပ်ဒိတ်လုပ်ထားသည်- 18.1
IOPLL Intel® FPGA IP Core အသုံးပြုသူလမ်းညွှန်
IOPLL Intel® FPGA IP core သည် သင့်အား Intel Arria® 10 နှင့် Intel Cyclone® 10 GX I/O PLL ၏ ဆက်တင်များကို configure လုပ်ခွင့်ပေးသည်။
IOPLL IP core သည် အောက်ပါအင်္ဂါရပ်များကို ပံ့ပိုးပေးသည်-
- မတူညီသော နာရီတုံ့ပြန်ချက်မုဒ် ခြောက်ခုကို ပံ့ပိုးသည်- တိုက်ရိုက်၊ ပြင်ပတုံ့ပြန်ချက်၊ ပုံမှန်၊ ရင်းမြစ် ထပ်တူကျမှု၊ သုညနှောင့်နှေးမှု ကြားခံနှင့် LVDS မုဒ်။
- Intel Arria 10 နှင့် Intel CycloneM 10 GX စက်များအတွက် နာရီအထွက် အချက်ပြမှုများ ကိုးနာရီအထိ ဖန်တီးပေးသည်။
- ရည်ညွှန်းထည့်သွင်းမှုနာရီနှစ်ခုကြားတွင် ပြောင်းသည်။
- PLL cascading မုဒ်တွင် အထက်စီးကြောင်း PLL နှင့် ချိတ်ဆက်ရန် ကပ်လျက် PLL (adjpllin) ထည့်သွင်းမှုကို ပံ့ပိုးပေးသည်။
- Memory Initialization ကို ထုတ်ပေးသည်။ File (.mif) နှင့် PLL dynamicVreconfiguration ကို ခွင့်ပြုသည်။
- PLL ရွေ့လျားမှုအဆင့်ပြောင်းလဲမှုကို ပံ့ပိုးပေးသည်။
ဆက်စပ်အချက်အလက်
- Intel FPGA IP Cores မိတ်ဆက်
Intel FPGA IP cores နှင့် parameter editor များအကြောင်း နောက်ထပ်အချက်အလက်များကို ပေးပါသည်။ - စာမျက်နှာ ၉ တွင် လုပ်ဆောင်မှုပုံစံများ
- စာမျက်နှာ ၁၀ တွင် ထုတ်ပေးသည့် နာရီများ
- စာမျက်နှာ 10 ရှိ နာရီအပြောင်းအရွှေ့ကို ကိုးကားပါ။
- စာမျက်နှာ ၁၁ တွင် PLL-to-PLL Cascading
- IOPLL Intel FPGA IP Core အသုံးပြုသူလမ်းညွှန် စာမျက်နှာ 12 ရှိ မှတ်တမ်းများ
IOPLL Intel FPGA IP core ၏ ယခင်ဗားရှင်းများအတွက် အသုံးပြုသူလမ်းညွှန်များစာရင်းကို ပေးသည်။
စက်ပစ္စည်း မိသားစု ပံ့ပိုးမှု
IOPLL IP core သည် Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်ပစ္စည်းမိသားစုများကိုသာ ပံ့ပိုးပေးသည်။
IOPLL IP Core ကန့်သတ်ချက်များ
IOPLL IP core parameter တည်းဖြတ်သူသည် IP Catalog ၏ PLL အမျိုးအစားတွင် ပေါ်လာသည်။
| ကန့်သတ်ချက် | တရားဝင်တန်ဖိုး | ဖော်ပြချက် |
| စက်မိသားစု | Intel Arria 10, Intel
ဆိုင်ကလုန်း 10 GX |
စက်ပစ္စည်း မိသားစုကို သတ်မှတ်သည်။ |
| အစိတ်အပိုင်း | — | ပစ်မှတ်ထားသော စက်ပစ္စည်းကို သတ်မှတ်သည်။ |
| အမြန်နှုန်း | — | ပစ်မှတ်ထားသော စက်အတွက် မြန်နှုန်းအဆင့်ကို သတ်မှတ်သည်။ |
| PLL မုဒ် | ကိန်းပြည့်-N PLL | IOPLL IP core အတွက် အသုံးပြုသည့်မုဒ်ကို သတ်မှတ်သည်။ တစ်ခုတည်းသောတရားဝင်ရွေးချယ်မှု ကိန်းပြည့်-N PLL. အကယ်၍ သင်သည် အပိုင်းကိန်း PLL လိုအပ်ပါက၊ သင်သည် fPLL Intel Arria 10/Cyclone 10 FPGA IP core ကို အသုံးပြုရပါမည်။ |
| ရည်ညွှန်းနာရီ ကြိမ်နှုန်း | — | input နာရီ၊ refclk၊ MHz အတွက် input frequency ကို သတ်မှတ်သည်။ မူရင်းတန်ဖိုးသည် 100.0 MHz. အနိမ့်ဆုံးနှင့် အမြင့်ဆုံးတန်ဖိုးသည် ရွေးချယ်ထားသော စက်ပေါ်တွင် မူတည်ပါသည်။ |
| Locked Output Port ကိုဖွင့်ပါ။ | ဖွင့်ပါ သို့မဟုတ် ပိတ်ပါ။ | လော့ခ်ချထားသော ဆိပ်ကမ်းကို ဖွင့်ရန် ဖွင့်ပါ။ |
| ရုပ်ထွက်နာရီဘောင်များကို ဖွင့်ပါ။ | ဖွင့်ပါ သို့မဟုတ် ပိတ်ပါ။ | အလိုရှိသော အထွက်နာရီကြိမ်နှုန်းကို သတ်မှတ်မည့်အစား ရုပ်ပိုင်းဆိုင်ရာ PLL တန်ပြန်ဘောင်များကို ထည့်သွင်းရန် ဖွင့်ပါ။ |
| လည်ပတ်မှုမုဒ် | တိုက်ရိုက်, ပြင်ပတုံ့ပြန်ချက်, ပုံမှန်, source synchronous, သုညနှောင့်နှေးကြားခံ, သို့မဟုတ် lvds | PLL ၏ လုပ်ဆောင်ချက်ကို သတ်မှတ်သည်။ ပုံသေ လုပ်ဆောင်ချက်သည် တိုက်ရိုက်
မုဒ်။ • သင်ရွေးချယ်ပါက တိုက်ရိုက် မုဒ်၊ PLL သည် PLL အထွက်တွင် အသေးငယ်ဆုံးဖြစ်နိုင်သော တုန်လှုပ်ခြင်းကို ဖြစ်ပေါ်စေရန်အတွက် တုံ့ပြန်ချက်လမ်းကြောင်း၏ အရှည်ကို လျှော့ချပေးပါသည်။ PLL ၏ အတွင်းနာရီနှင့် ပြင်ပနာရီအထွက်များကို PLL နာရီထည့်သွင်းမှုနှင့်ပတ်သက်၍ အဆင့်ပြောင်းထားသည်။ ဤမုဒ်တွင်၊ PLL သည် မည်သည့်နာရီကွန်ရက်များအတွက် လျော်ကြေးမပေးပါ။ • သင်ရွေးချယ်ပါက ပုံမှန် မုဒ်၊ PLL သည် clock output မှအသုံးပြုသော internal clock network ၏နှောင့်နှေးမှုအတွက် လျော်ကြေးပေးသည်။ PLL ကို ပြင်ပ နာရီ အထွက် ပင်နံပါတ်ကို မောင်းနှင်ရာတွင်လည်း အသုံးပြုပါက၊ အထွက် pin ပေါ်ရှိ အချက်ပြ၏ ဆက်စပ်အဆင့် ပြောင်းလဲမှု ဖြစ်ပေါ်ပါသည်။ • သင်ရွေးချယ်ပါက source synchronous မုဒ်၊ pin မှ I/O ထည့်သွင်းမှုမှတ်ပုံတင်ခြင်းသို့ နာရီနှောင့်နှေးမှုသည် pin မှ I/O ထည့်သွင်းမှုမှတ်ပုံတင်ခြင်းသို့ ဒေတာနှောင့်နှေးမှုနှင့် ကိုက်ညီပါသည်။ • သင်ရွေးချယ်ပါက ပြင်ပတုံ့ပြန်ချက် မုဒ်၊ သင်သည် fbclk input port ကို input pin တစ်ခုနှင့် ချိတ်ဆက်ရပါမည်။ ဘုတ်အဆင့်ချိတ်ဆက်မှုတစ်ခုသည် input pin နှင့် external clock output port, fboutclk နှစ်ခုလုံးကို ချိတ်ဆက်ရပါမည်။ fbclk port သည် input clock နှင့် ချိန်ညှိထားသည်။ • သင်ရွေးချယ်ပါက သုညနှောင့်နှေးကြားခံ မုဒ်၊ PLL သည် ပြင်ပနာရီအထွက် ပင်နံပါတ်ကို ဖြည့်သွင်းပြီး ထိုပင်မှ မိတ်ဆက်သည့် နှောင့်နှေးမှုအတွက် လျော်ကြေးပေးရပါမည်။ ပင်နံပါတ်ပေါ်ရှိ အချက်ပြမှုကို အဝင်နာရီနှင့် ထပ်တူပြုထားသည်။ PLL နာရီအထွက်သည် altbidir ဆိပ်ကမ်းသို့ ချိတ်ဆက်ပြီး zdbfbclk ကို အထွက်ပေါက်အဖြစ် မောင်းနှင်သည်။ PLL သည် internal clock network ကို မောင်းနှင်ပါက၊ ထို network ၏ သက်ဆိုင်ရာ အဆင့်ပြောင်းမှု ဖြစ်ပေါ်ပါသည်။ • သင်ရွေးချယ်ပါက lvds မုဒ်၊ အတွင်းပိုင်း SERDES ဖမ်းယူမှုစာရင်းတွင် ပင်ပင်များ၏ တူညီသောဒေတာနှင့် နာရီအချိန်ကိုက်ဆက်နွယ်မှုကို ထိန်းသိမ်းထားသည်။ မုဒ်သည် LVDS နာရီကွန်ရက်ရှိ နှောင့်နှေးမှုများနှင့် ဒေတာပင်နံပါတ်နှင့် နာရီထည့်သွင်းမှုပင်နံပါတ်ကြားရှိ SERDES ဖမ်းယူမှု မှတ်ပုံတင်လမ်းကြောင်းများအတွက် လျော်ကြေးပေးသည်။ |
| နာရီအရေအတွက် | 1–9 | PLL ဒီဇိုင်းတွင် စက်တစ်ခုစီအတွက် လိုအပ်သော အထွက်နာရီအရေအတွက်ကို သတ်မှတ်ပေးသည်။ အထွက်ကြိမ်နှုန်း၊ အဆင့်ပြောင်းခြင်းနှင့် တာဝန်စက်ဝန်းအတွက် တောင်းဆိုထားသော ဆက်တင်များကို ရွေးချယ်ထားသည့် နာရီအရေအတွက်ပေါ်မူတည်၍ ပြထားသည်။ |
| VCO ကြိမ်နှုန်းကို သတ်မှတ်ပါ။ | ဖွင့်ပါ သို့မဟုတ် ပိတ်ပါ။ | VCO ကြိမ်နှုန်းကို သတ်မှတ်ထားသော တန်ဖိုးသို့ ကန့်သတ်ခွင့်ပြုသည်။ LVDS ပြင်ပမုဒ်အတွက် PLL တစ်ခုကို ဖန်တီးသည့်အခါ သို့မဟုတ် တိကျသော ရွေ့လျားပြောင်းလဲမှုအဆင့် ရွှေ့လျားမှု အဆင့်ကို လိုချင်ပါက ၎င်းသည် အသုံးဝင်သည်။ |
| ဆက်ရန်… | ||
| ကန့်သတ်ချက် | တရားဝင်တန်ဖိုး | ဖော်ပြချက် |
| VCO ကြိမ်နှုန်း (၄) | — | • ဘယ်တော့လဲ ရုပ်ထွက်နာရီဘောင်များကို ဖွင့်ပါ။ ဖွင့်ထားသည်— တန်ဖိုးများကို အခြေခံ၍ VCO ကြိမ်နှုန်းကို ပြသသည်။ ရည်ညွှန်းနာရီ ကြိမ်နှုန်း, Multiply Factor (M-ကောင်တာ)နှင့် Divide Factor (N-Counter).
• ဘယ်တော့လဲ ရုပ်ထွက်နာရီဘောင်များကို ဖွင့်ပါ။ ပိတ်ထားသည်— VCO ကြိမ်နှုန်းအတွက် တောင်းဆိုထားသောတန်ဖိုးကို သတ်မှတ်ခွင့်ပြုသည်။ မူရင်းတန်ဖိုးသည် 600.0 MHz. |
| နာရီကို ကမ္ဘာလုံးဆိုင်ရာအမည်ပေးပါ။ | ဖွင့်ပါ သို့မဟုတ် ပိတ်ပါ။ | အထွက်နာရီအမည်ကို အမည်ပြောင်းခွင့်ပြုသည်။ |
| နာရီအမည် | — | Synopsis Design Constraints (SDC) အတွက် အသုံးပြုသူ နာရီအမည်။ |
| လိုချင်သောကြိမ်နှုန်း | — | သက်ဆိုင်ရာ အထွက်နာရီပို့တ်၊ outclk[]၊ MHz ၏ အထွက်နာရီကြိမ်နှုန်းကို သတ်မှတ်သည်။ မူရင်းတန်ဖိုးသည် 100.0 MHz. အနိမ့်ဆုံးနှင့် အမြင့်ဆုံးတန်ဖိုးများသည် အသုံးပြုသည့်စက်ပစ္စည်းပေါ်တွင် မူတည်ပါသည်။ PLL သည် ပထမဒဿမခြောက်နေရာရှိ ဂဏန်းများကိုသာ ဖတ်သည်။ |
| တကယ့် Frequency | — | ရရှိနိုင်သော ကြိမ်နှုန်းများစာရင်းမှ အမှန်တကယ် အထွက်နာရီကြိမ်နှုန်းကို ရွေးချယ်နိုင်စေပါသည်။ မူရင်းတန်ဖိုးသည် လိုချင်သော ကြိမ်နှုန်းနှင့် အနီးစပ်ဆုံး ရရှိနိုင်သော ကြိမ်နှုန်းဖြစ်သည်။ |
| Phase Shift ယူနစ်များ | ps or ဒီဂရီ | သက်ဆိုင်ရာ output နာရီ port အတွက် phase shift unit ကို သတ်မှတ်ပေးသည်၊
outclk[]၊ picoseconds (ps) သို့မဟုတ် ဒီဂရီ။ |
| လိုချင်သော Phase Shift | — | အဆင့်ပြောင်းခြင်းအတွက် တောင်းဆိုထားသောတန်ဖိုးကို သတ်မှတ်ပါ။ မူရင်းတန်ဖိုးသည်
၇၀ ps. |
| အမှန်တကယ် Phase Shift | — | ရရှိနိုင်သော အဆင့်ပြောင်းမှုတန်ဖိုးများစာရင်းမှ အမှန်တကယ် အဆင့်ပြောင်းခြင်းကို ရွေးချယ်နိုင်စေပါသည်။ မူရင်းတန်ဖိုးသည် လိုချင်သောအဆင့်ပြောင်းခြင်းသို့ အနီးစပ်ဆုံး ရရှိနိုင်သော အဆင့်သို့ ကူးပြောင်းခြင်းဖြစ်သည်။ |
| လိုချင်သော Duty Cycle | 0.0–100.0 | တာဝန်စက်ဝန်းအတွက် တောင်းဆိုထားသောတန်ဖိုးကို သတ်မှတ်ပါ။ မူရင်းတန်ဖိုးသည်
50.0%. |
| စစ်မှန်သော Duty Cycle | — | ရရှိနိုင်သော တာဝန်သံသရာတန်ဖိုးများစာရင်းမှ အမှန်တကယ် ဂျူတီစက်ဝန်းကို ရွေးချယ်နိုင်စေပါသည်။ မူရင်းတန်ဖိုးသည် လိုချင်သော တာဝန်စက်ဝန်းနှင့် အနီးစပ်ဆုံး ရရှိနိုင်သော တာဝန်စက်ဝန်းဖြစ်သည်။ |
| Multiply Factor (M-ကောင်တာ)
(2) |
4–511 | M-ကောင်တာ၏ မြှောက်ကိန်းကို သတ်မှတ်သည်။
M ကောင်တာ၏တရားဝင်အတိုင်းအတာသည် 4-511 ဖြစ်သည်။ သို့သော်၊ အနည်းဆုံးတရားဝင် PFD ကြိမ်နှုန်းနှင့် အမြင့်ဆုံးတရားဝင် VCO ကြိမ်နှုန်းအပေါ် ကန့်သတ်ချက်များသည် ထိရောက်သော M တန်ပြန်အကွာအဝေးကို 4-160 အထိ ကန့်သတ်ထားသည်။ |
| Divide Factor (N-Counter) (2) | 1–511 | N-ကောင်တာ၏ ပိုင်းခြားမှုအချက်ကို သတ်မှတ်သည်။
N ကောင်တာ၏တရားဝင်အတိုင်းအတာသည် 1-511 ဖြစ်သည်။ သို့သော်၊ အနည်းဆုံးတရားဝင် PFD ကြိမ်နှုန်းအပေါ် ကန့်သတ်ချက်များသည် N တန်ပြန်၏ ထိရောက်မှုအတိုင်းအတာကို 1-80 အထိ ကန့်သတ်ထားသည်။ |
| Divide Factor (C-Counter)၊ (2) | 1–511 | အထွက်နာရီ (C-counter) အတွက် ပိုင်းခြားအချက်ကို သတ်မှတ်သည်။ |
- ရုပ်ပိုင်းဆိုင်ရာ အထွက်နာရီဘောင်များကို ဖွင့်ထားသည့်အခါတွင်သာ ဤကန့်သတ်ချက်သည် ရနိုင်သည်။
- ရုပ်ပိုင်းဆိုင်ရာ အထွက်နာရီ ဘောင်များကို ဖွင့်ထားသည့်အခါတွင်သာ ဤကန့်သတ်ချက်သည် ရနိုင်သည်။
IOPLL IP Core Parameters – ဆက်တင်များ တဘ်
ဇယား 2. IOPLL IP Core Parameters – ဆက်တင်များ တက်ဘ်
| ကန့်သတ်ချက် | တရားဝင်တန်ဖိုး | ဖော်ပြချက် |
| PLL Bandwidth ကို ကြိုတင်သတ်မှတ်ထားသည်။ | နိမ့်သည်။, လတ်, သို့မဟုတ် မြင့်သည်။ | PLL bandwidth ကြိုတင်သတ်မှတ်ဆက်တင်ကို သတ်မှတ်ပေးသည်။ ပုံသေရွေးချယ်မှုမှာ
နိမ့်သည်။. |
| PLL Auto Reset | ဖွင့်ပါ သို့မဟုတ် ပိတ်ပါ။ | လော့ခ်ကျခြင်းအတွက် PLL ကို အလိုအလျောက် ပြန်လည်သတ်မှတ်သည်။ |
| ဒုတိယထည့်သွင်းမှု clk 'refclk1' ဖန်တီးပါ | ဖွင့်ပါ သို့မဟုတ် ပိတ်ပါ။ | သင်၏မူရင်းရည်ညွှန်းနာရီဖြင့် ပြောင်းနိုင်သော သင်၏ PLL နှင့် တွဲထားသည့် အရန်နာရီကို ပံ့ပိုးပေးရန် ဖွင့်ပါ။ |
| ဒုတိယအကိုးအကား နာရီကြိမ်နှုန်း | — | ဒုတိယထည့်သွင်းမှု နာရီအချက်ပြမှု၏ ကြိမ်နှုန်းကို ရွေးချယ်သည်။ မူရင်းတန်ဖိုးသည် 100.0 MHz. အနည်းဆုံးနှင့် အမြင့်ဆုံးတန်ဖိုးသည် အသုံးပြုသည့် စက်ပေါ် မူတည်ပါသည်။ |
| အသုံးပြုနေသည့် input နာရီကိုညွှန်ပြရန် 'active_clk' အချက်ပြမှုတစ်ခုဖန်တီးပါ။ | ဖွင့်ပါ သို့မဟုတ် ပိတ်ပါ။ | activeclk အထွက်ကိုဖန်တီးရန် ဖွင့်ပါ။ activeclk output သည် PLL မှအသုံးပြုနေသည့် input clock ကိုညွှန်ပြသည်။ Output signal low သည် refclk ကိုညွှန်ပြပြီး output signal high သည် refclk1 ကိုဖော်ပြသည်။ |
| ထည့်သွင်းနာရီတစ်ခုစီအတွက် 'clkbad' အချက်ပြမှုကို ဖန်တီးပါ။ | ဖွင့်ပါ သို့မဟုတ် ပိတ်ပါ။ | ထည့်သွင်းနာရီတစ်ခုစီအတွက် clkbad အထွက်နှစ်ခုဖန်တီးရန် ဖွင့်ပါ။ အထွက်အချက်ပြမှု နိမ့်သည် နာရီ အလုပ်မလုပ်သည်ကို ညွှန်ပြပြီး အထွက်အချက်ပြမှု မြင့်မားခြင်းသည် နာရီ အလုပ်မလုပ်ကြောင်း ညွှန်ပြသည်။ |
| ကူးပြောင်းမုဒ် | အလိုအလျောက်ပြောင်းခြင်း။, Manual Switchover, သို့မဟုတ် Manual Override ဖြင့် အလိုအလျောက် ကူးပြောင်းခြင်း။ | ဒီဇိုင်းအပလီကေးရှင်းအတွက် ကူးပြောင်းမုဒ်ကို သတ်မှတ်သည်။ IP သည် switchover mode သုံးခုကို ပံ့ပိုးပေးသည်-
• သင်ရွေးချယ်ပါက အလိုအလျောက်ပြောင်းခြင်း။ မုဒ်၊ PLL circuitry သည် ရွေးချယ်ထားသော ရည်ညွှန်းနာရီကို စောင့်ကြည့်သည်။ နာရီတစ်လုံးရပ်သွားပါက၊ circuit သည် နာရီအနည်းငယ်အတွင်း အရန်နာရီသို့ အလိုအလျောက်ပြောင်းသွားပြီး အခြေအနေအချက်ပြမှုများ၊ clkbad နှင့် activeclk တို့ကို အပ်ဒိတ်လုပ်ပါသည်။ • သင်ရွေးချယ်ပါက Manual Switchover ထိန်းချုပ်မှုအချက်ပြ၊ extswitch၊ မုဒ်သည် ယုတ္တိမြင့်မှ လော့ဂျစ်အနိမ့်သို့ ပြောင်းသွားပြီး အနည်းဆုံး နာရီ XNUMX ပတ်အထိ နိမ့်နေသောအခါ၊ ထည့်သွင်းမှုနာရီသည် အခြားနာရီသို့ ပြောင်းသွားသည်။ extswitch ကို FPGA core logic သို့မဟုတ် input pin မှထုတ်ပေးနိုင်သည်။ • သင်ရွေးချယ်ပါ။ Manual Override ဖြင့် အလိုအလျောက် ကူးပြောင်းခြင်း။ မုဒ်၊ extswitch အချက်ပြမှုနည်းသောအခါ၊ ၎င်းသည် အလိုအလျောက်ခလုတ်လုပ်ဆောင်ချက်ကို လွှမ်းမိုးသည်။ extswitch နိမ့်နေသရွေ့၊ နောက်ထပ် switchover လုပ်ဆောင်ချက်ကို ပိတ်ဆို့ထားသည်။ ဤမုဒ်ကို ရွေးချယ်ရန်၊ သင်၏ နာရီရင်းမြစ်နှစ်ခုသည် လုပ်ဆောင်နေရမည် ဖြစ်ပြီး နာရီနှစ်လုံး၏ ကြိမ်နှုန်းသည် 20% ထက် မကွာခြားနိုင်ပါ။ အကယ်၍ နာရီနှစ်ခုလုံးသည် ကြိမ်နှုန်းတူညီခြင်းမရှိပါက၊ ၎င်းတို့၏အချိန်အပိုင်းအခြားသည် 20% အတွင်းတွင်ရှိနေပါက clock loss detection block သည် ပျောက်ဆုံးနေသောနာရီကိုသိရှိနိုင်သည်။ PLL clock input switchover ပြီးနောက် PLL သည် လော့ခ်ကျသွားနိုင်ပြီး ထပ်မံသော့ခတ်ရန် အချိန်လိုအပ်ပါသည်။ |
| ကူးပြောင်းမှုနှောင့်နှေးခြင်း။ | 0–7 | ကူးပြောင်းမှုလုပ်ငန်းစဉ်တွင် သတ်မှတ်ထားသော စက်ဝိုင်းနှောင့်နှေးမှုပမာဏကို ပေါင်းထည့်သည်။ မူရင်းတန်ဖိုးသည် 0 ဖြစ်သည်။ |
| PLL LVDS_CLK/ LOADEN အထွက်ပေါက်သို့ ဝင်ရောက်ခွင့် | မသန်စွမ်း, LVDS_CLK/ ကိုဖွင့်ပါ Loaden 0, သို့မဟုတ်
LVDS_CLK/ ကိုဖွင့်ပါ 0 & Loaden 1 |
ရွေးချယ်ပါ။ LVDS_CLK/LOADEN 0 ကိုဖွင့်ပါ။ or LVDS_CLK/ LOADEN 0 & 1 ကိုဖွင့်ပါ။ PLL lvds_clk သို့မဟုတ် output port ကိုဖွင့်ရန်။ PLL သည် ပြင်ပ PLL ဖြင့် LVDS SERDES ပိတ်ဆို့ခြင်းကို ကျွေးမွေးပါက ဤကန့်သတ်ချက်ကို ဖွင့်ပါ။
LVDS အပေါက်များပါရှိသော I/O PLL outclk port များကို အသုံးပြုသောအခါ၊ outclk[0..3] ကို lvds_clk[0,1] နှင့် loaden[0,1] ports များအတွက် outclk4 ကို coreclk port များအတွက် အသုံးပြုနိုင်ပါသည်။ |
| PLL DPA အထွက်ပေါက်သို့ ဝင်ရောက်ခွင့်ကို ဖွင့်ပါ။ | ဖွင့်ပါ သို့မဟုတ် ပိတ်ပါ။ | PLL DPA အထွက်ပေါက်ကို ဖွင့်ရန် ဖွင့်ပါ။ |
| ဆက်ရန်… | ||
| ကန့်သတ်ချက် | တရားဝင်တန်ဖိုး | ဖော်ပြချက် |
| PLL ပြင်ပနာရီ အထွက်ပေါက်သို့ ဝင်ရောက်ခွင့်ကို ဖွင့်ပါ။ | ဖွင့်ပါ သို့မဟုတ် ပိတ်ပါ။ | PLL ပြင်ပနာရီ အထွက်ပေါက်ကို ဖွင့်ရန် ဖွင့်ပါ။ |
| မည်သည့် outclk ကို extclk_out[0] ရင်းမြစ်အဖြစ် အသုံးပြုရန် သတ်မှတ်သည်။ | C0 – C8 | extclk_out[0] ရင်းမြစ်အဖြစ် အသုံးပြုရန် outclk port ကို သတ်မှတ်သည်။ |
| မည်သည့် outclk ကို extclk_out[1] ရင်းမြစ်အဖြစ် အသုံးပြုရန် သတ်မှတ်သည်။ | C0 – C8 | extclk_out[1] ရင်းမြစ်အဖြစ် အသုံးပြုရန် outclk port ကို သတ်မှတ်သည်။ |
Cascading Tab
ဇယား 3. IOPLL IP Core Parameters – Cascading Tab3
| ကန့်သတ်ချက် | တရားဝင်တန်ဖိုး | ဖော်ပြချက် |
| downstream PLL နှင့်ချိတ်ဆက်ရန် 'cascade out' signal ကိုဖန်တီးပါ။ | ဖွင့်ပါ သို့မဟုတ် ပိတ်ပါ။ | ဤ PLL သည် အရင်းအမြစ်တစ်ခုဖြစ်ပြီး ဦးတည်ရာ (အောက်စီးကြောင်း) PLL နှင့် ချိတ်ဆက်သည်ဟု ဖော်ပြသည့် cascade_out ဆိပ်ကမ်းကို ဖန်တီးရန် ဖွင့်ပါ။ |
| ဘယ် outclk ကို cascading ရင်းမြစ်အဖြစ် အသုံးပြုမည်ကို သတ်မှတ်ပါ။ | 0–8 | Cascading အရင်းအမြစ်ကို သတ်မှတ်သည်။ |
| အထက်စီးကြောင်း PLL နှင့်ချိတ်ဆက်ရန် adjpllin သို့မဟုတ် cclk အချက်ပြမှုတစ်ခုဖန်တီးပါ။ | ဖွင့်ပါ သို့မဟုတ် ပိတ်ပါ။ | ဤ PLL သည် ဦးတည်ရာတစ်ခုဖြစ်ပြီး ရင်းမြစ် (ရေစီးကြောင်း) PLL နှင့် ချိတ်ဆက်ကြောင်း ညွှန်ပြသော အဝင်ပေါက်တစ်ခု ဖန်တီးရန် ဖွင့်ပါ။ |
Dynamic Reconfiguration Tab
ဇယား 4. IOPLL IP Core Parameters – Dynamic Reconfiguration Tab
| ကန့်သတ်ချက် | တရားဝင်တန်ဖိုး | ဖော်ပြချက် |
| PLL ၏ ဒိုင်းနမစ် ပြန်လည်ဖွဲ့စည်းမှုကို ဖွင့်ပါ။ | ဖွင့်ပါ သို့မဟုတ် ပိတ်ပါ။ | ဤ PLL ၏ တက်ကြွသော ပြန်လည်ဖွဲ့စည်းမှုကို ဖွင့်ပါ ( PLL Reconfig Intel FPGA IP core နှင့် တွဲဖက်) ကိုဖွင့်ပါ။ |
| dynamic phase shift ports များသို့ ဝင်ရောက်ခွင့်ကို ဖွင့်ပါ။ | ဖွင့်ပါ သို့မဟုတ် ပိတ်ပါ။ | PLL ဖြင့် dynamic phase shift interface ကိုဖွင့်ပါ။ |
| MIF မျိုးဆက် ရွေးချယ်မှု (3) | ထုတ်လုပ်ပါ။ MIF အသစ် File, လက်ရှိ MIF တွင် Configuration ကိုထည့်ပါ။ Fileနှင့် MIF ဖန်တီးပါ။ File IP မျိုးဆက်အတွင်း | .mif အသစ်တစ်ခု ဖန်တီးပါ။ file I/O PLL ၏ လက်ရှိဖွဲ့စည်းပုံပါရှိသော သို့မဟုတ် ဤဖွဲ့စည်းပုံကို လက်ရှိ .mif တစ်ခုသို့ ထည့်ပါ file. ဒီ .mif ကို သုံးလို့ရတယ်။ file I/O PLL ကို ၎င်း၏လက်ရှိဆက်တင်များသို့ ပြန်လည်ဖွဲ့စည်းရန် dynamic ပြန်လည်ဖွဲ့စည်းမှုအတွင်း။ |
| MIF အသစ်သို့လမ်းကြောင်း file (၄) | — | တည်နေရာကိုရိုက်ထည့်ပါ။ file .mif အသစ်၏အမည် file ဖန်တီးရန်။ |
| လက်ရှိ MIF သို့လမ်းကြောင်း file (၄) | — | တည်နေရာကိုရိုက်ထည့်ပါ။ file ရှိပြီးသား .mif ၏အမည် file သင်ထည့်ရန် ရည်ရွယ်ထားသည်။ |
| ဆက်ရန်… | ||
- PLL ၏ တက်ကြွသော ပြန်လည်ဖွဲ့စည်းမှုကို ဖွင့်ထားသောအခါမှသာ ဤကန့်သတ်ချက်ကို ရနိုင်သည်။
- MIF အသစ်ကို ဖန်တီးသောအခါမှသာ ဤကန့်သတ်ချက်သည် ရနိုင်သည်။ File MIF မျိုးဆက်အဖြစ် ရွေးချယ်ထားသည်။
ရွေးချယ်မှု။ကန့်သတ်ချက် တရားဝင်တန်ဖိုး ဖော်ပြချက် MIF ထုတ်လွှင့်မှုအတွက် Dynamic Phase Shift ကိုဖွင့်ပါ။ (3) ဖွင့်ပါ သို့မဟုတ် ပိတ်ပါ။ PLL ပြန်လည်ဖွဲ့စည်းမှုအတွက် dynamic phase shift properties ကို သိမ်းဆည်းရန် ဖွင့်ပါ။ DPS ကောင်တာရွေးချယ်မှု (6) C0–C8, C အားလုံး, or M
ဒိုင်းနမစ်အဆင့်ပြောင်းခြင်းအတွက် ကောင်တာကို ရွေးပါ။ M သည် တုံ့ပြန်ချက်ကောင်တာဖြစ်ပြီး C သည် လွန်စကေးကောင်တာဖြစ်သည်။ Dynamic Phase Shifts အရေအတွက် (6) 1–7 အဆင့်အပြောင်းအရွှေ့ တိုးမြှင့်မှုအရေအတွက်ကို ရွေးပါ။ အဆင့်ပြောင်းလဲမှုတစ်ခုတိုးခြင်း၏အရွယ်အစားသည် VCO ကာလ၏ 1/8 နှင့် ညီမျှသည်။ မူရင်းတန်ဖိုးသည် 1. Dynamic Phase Shift Direction (6) အပြုသဘောဆောင်သည်။ or အပျက်သဘော
PLL MIF တွင် သိမ်းဆည်းရန် ရွေ့လျားနေသော အဆင့် ကူးပြောင်းမှု ဦးတည်ချက်ကို ဆုံးဖြတ်သည်။ - လက်ရှိ MIF သို့ Configuration ပေါင်းထည့်သည့်အခါတွင်သာ ဤကန့်သတ်ချက်ကို ရနိုင်သည်။ File MIF Generation Option အဖြစ် ရွေးချယ်ထားသည်။
IOPLL IP Core Parameters – Advanced Parameters Tab
ဇယား 5. IOPLL IP Core Parameters – Advanced Parameters Tab
| ကန့်သတ်ချက် | တရားဝင်တန်ဖိုး | ဖော်ပြချက် |
| အဆင့်မြင့် ကန့်သတ်ချက်များ | — | သင်၏ထည့်သွင်းမှုအပေါ်အခြေခံ၍ အကောင်အထည်ဖေါ်မည့် ရုပ်ပိုင်းဆိုင်ရာ PLL ဆက်တင်များဇယားကို ပြသပါ။ |
Functional Description
- I/O PLL သည် input clock တစ်ခုသို့ သူ့ကိုယ်သူ တစ်ပြိုင်တည်းလုပ်ဆောင်ခြင်းဖြင့် output နာရီကိုထုတ်ပေးသည့် ကြိမ်နှုန်းထိန်းချုပ်မှုစနစ်တစ်ခုဖြစ်သည်။ PLL သည် input signal နှင့် vol တစ်ခု၏ output signal အကြား အဆင့်ကွာခြားချက်ကို နှိုင်းယှဉ်သည်။tage-controlled oscillator (VCO) သည် input သို့မဟုတ် reference signal ၏ ကြိမ်နှုန်းပေါ်တွင် အဆက်မပြတ် အဆင့်ထောင့် (သော့ခတ်) ကို ထိန်းသိမ်းရန် အဆင့်ထပ်တူပြုခြင်းကို လုပ်ဆောင်သည်။ စနစ်၏ ထပ်တူပြုမှု သို့မဟုတ် အပျက်သဘောဆောင်သော တုံ့ပြန်ချက်ကွင်းဆက်သည် PLL ကို အဆင့်လိုက်သော့ခတ်ထားရန် တွန်းအားပေးသည်။
- သင်သည် PLL များကို ကြိမ်နှုန်းမြှောက်ပေးသူများ၊ ပိုင်းခြားချက်များ၊ demodulators၊ ခြေရာခံ ဂျင်နရေတာများ သို့မဟုတ် နာရီပြန်လည်ရယူရေးပတ်လမ်းများအဖြစ် သတ်မှတ်နိုင်သည်။ တည်ငြိမ်သောကြိမ်နှုန်းများထုတ်လုပ်ရန်၊ ဆူညံသောဆက်သွယ်ရေးချန်နယ်မှ အချက်ပြမှုများကို ပြန်လည်ရယူရန် သို့မဟုတ် သင့်ဒီဇိုင်းတစ်လျှောက် နာရီအချက်ပြမှုများကို ဖြန့်ဝေရန် PLLs ကို သင်အသုံးပြုနိုင်သည်။
PLL တစ်ခု၏တည်ဆောက်ခြင်းလုပ်ကွက်များ
I/O PLL ၏ အဓိက တုံးများသည် အဆင့် ကြိမ်နှုန်း ထောက်လှမ်းသည့်ကိရိယာ (PFD)၊ အားသွင်းပန့်၊ လှည့်ပတ်သည့် စစ်ထုတ်မှု၊ VCO နှင့် တုံ့ပြန်ချက်ကောင်တာ (M)၊ ကြိုတင်စကေးကောင်တာ (N) ကဲ့သို့သော ကောင်တာများ ၊ စကေးကောင်တာများ (C)။ PLL တည်ဆောက်ပုံသည် သင့်ဒီဇိုင်းတွင် သင်အသုံးပြုသည့် စက်ပစ္စည်းပေါ်တွင် မူတည်သည်။
MIF ထုတ်လွှင့်မှုအတွက် Dynamic Phase Shift ကို Enable လုပ်ထားမှသာလျှင် ဤကန့်သတ်ချက်ကို ရနိုင်သည်။
ရိုးရိုး I/O PLL ဗိသုကာ
- PLL တစ်ခု၏အပြုအမူကိုဖော်ပြရန် အောက်ပါအသုံးအနှုန်းများကို အများအားဖြင့်အသုံးပြုသည်-
PLL လော့ခ်ချချိန်- PLL ရယူချိန်ဟုလည်း ခေါ်သည်။ PLL လော့ခ်ချချိန်သည် ပါဝါတက်ပြီးနောက်၊ ပရိုဂရမ်အထွက်ကြိမ်နှုန်းပြောင်းလဲမှုပြီးနောက် သို့မဟုတ် PLL ပြန်လည်သတ်မှတ်ပြီးနောက်တွင် ပစ်မှတ်ကြိမ်နှုန်းနှင့် အဆင့်ဆက်နွယ်မှုကို ရရှိရန် PLL အတွက် အချိန်ဖြစ်သည်။ မှတ်ချက်- Simulation software သည် လက်တွေ့ကျသော PLL လော့ခ်ချချိန်ကို ပုံစံမပြပါ။ သရုပ်သကန်သည် လက်တွေ့မကျသော အမြန်သော့ခတ်ချိန်ကို ပြသသည်။ အမှန်တကယ်သော့ခတ်ချိန်သတ်မှတ်ချက်အတွက်၊ စက်ဒေတာစာရွက်ကို ကိုးကားပါ။ - PLL ကြည်လင်ပြတ်သားမှု— PLL VCO ၏ အနိမ့်ဆုံး ကြိမ်နှုန်းတိုးမြှင့်မှုတန်ဖိုး။ M နှင့် N ကောင်တာများရှိ ဘစ်အရေအတွက်များသည် PLL ကြည်လင်ပြတ်သားမှုတန်ဖိုးကို ဆုံးဖြတ်သည်။
- PLL sample နှုန်း—FREF sampPLL တွင် အဆင့်နှင့် ကြိမ်နှုန်း တည့်မတ်မှုကို လုပ်ဆောင်ရန် ling frequency လိုအပ်သည်။ PLL s ကိုample နှုန်းသည် fREF /N ဖြစ်သည်။
PLL လော့ခ်
PLL လော့ခ်သည် အဆင့် ကြိမ်နှုန်း ထောက်လှမ်းသည့်ကိရိယာရှိ input signal နှစ်ခုပေါ်တွင် မူတည်သည်။ သော့ခတ်အချက်ပြမှုသည် PLLs ၏ အဆက်မပြတ်ထွက်ရှိမှုတစ်ခုဖြစ်သည်။ လော့ခ်အချက်ပြမှုကို ဂိတ်ပေါက်ရန် လိုအပ်သည့် သံသရာအရေအတွက်သည် တံခါးသော့ခတ်ပတ်လမ်းကြောင်းကို နာရီပတ်သည့် PLL input နာရီပေါ်တွင် မူတည်သည်။ လော့ခ်အချက်ပြမှုကို ဂိတ်ပေါက်ရန် လိုအပ်သော နာရီစက်ဝန်းအရေအတွက်ကို တွက်ချက်ရန် PLL ၏ အများဆုံးသော့ခတ်ချိန်ကို PLL ထည့်သွင်းသည့်နာရီ၏ ကာလဖြင့် ပိုင်းခြားပါ။
လည်ပတ်မှုမုဒ်များ
IOPLL IP core သည် မတူညီသော နာရီတုံ့ပြန်ချက်မုဒ် ခြောက်ခုကို ပံ့ပိုးပေးသည်။ မုဒ်တစ်ခုစီသည် နာရီအမြှောက်နှင့် ပိုင်းခြားခြင်း၊ အဆင့်ပြောင်းခြင်းနှင့် တာဝန်စက်ဝန်းပရိုဂရမ်ရေးဆွဲခြင်းကို ခွင့်ပြုသည်။
အထွက်နာရီများ
- IOPLL IP core သည် XNUMX နာရီအထွက်အချက်ပြလှိုင်းများအထိထုတ်ပေးနိုင်သည်။ ထုတ်လုပ်ထားသော နာရီအထွက်သည် အူတိုင် သို့မဟုတ် အူတိုင်အပြင်ဘက်ရှိ ပြင်ပပိတ်ဆို့မှုများကို နာရီအချက်ပြသည်။
- အထွက်နာရီတန်ဖိုးကို 0 သို့ ပြန်လည်သတ်မှတ်ရန်နှင့် PLL အထွက်နာရီများကို ပိတ်ရန် ပြန်လည်သတ်မှတ်ခြင်းအချက်ပြကို အသုံးပြုနိုင်သည်။
- အထွက်ကြိမ်နှုန်း၊ အဆင့်ပြောင်းခြင်းနှင့် တာဝန်စက်ဝန်းအတွက် သင်အလိုရှိသော တန်ဖိုးများကို သတ်မှတ်နိုင်သော အထွက်နှုန်းနာရီတစ်ခုစီတွင် တောင်းဆိုထားသော ဆက်တင်များပါရှိသည်။ လိုချင်သောဆက်တင်များသည် သင့်ဒီဇိုင်းတွင် သင်အကောင်အထည်ဖော်လိုသော ဆက်တင်များဖြစ်သည်။
- ကြိမ်နှုန်း၊ အဆင့်ပြောင်းခြင်းနှင့် တာဝန်စက်ဝန်းအတွက် အမှန်တကယ်တန်ဖိုးများသည် PLL ဆားကစ်တွင် အကောင်အထည်ဖော်နိုင်သည့် အနီးစပ်ဆုံး ဆက်တင်များ (အလိုရှိသော ဆက်တင်များ၏ အနီးစပ်ဆုံး) ဖြစ်သည်။
ရည်ညွှန်းနာရီ ပြောင်းလဲခြင်း
ရည်ညွှန်းနာရီ ကူးပြောင်းမှု အင်္ဂါရပ်သည် PLL အား ရည်ညွှန်းထည့်သွင်းမှု နာရီနှစ်ခုကြား ပြောင်းရန် ခွင့်ပြုသည်။ နာရီထပ်နေသောစနစ်အတွက် သို့မဟုတ် စနစ်တစ်ခုတွင်ကဲ့သို့သော နာရီဒိုမိန်းနှစ်ခုအပလီကေးရှင်းအတွက် ဤအင်္ဂါရပ်ကို အသုံးပြုပါ။ မူလနာရီ လည်ပတ်မှု ရပ်သွားပါက စနစ်သည် မလိုအပ်သော နာရီကို ဖွင့်နိုင်သည်။
ရည်ညွှန်းနာရီ ကူးပြောင်းမှု အင်္ဂါရပ်ကို အသုံးပြု၍ သင်သည် ဒုတိယထည့်သွင်းမှုနာရီအတွက် ကြိမ်နှုန်းကို သတ်မှတ်နိုင်ပြီး ကူးပြောင်းမှုအတွက် မုဒ်နှင့် နှောင့်နှေးမှုကို ရွေးချယ်နိုင်သည်။
နာရီဆုံးရှုံးမှုရှာဖွေတွေ့ရှိခြင်းနှင့် ရည်ညွှန်းနာရီ ကူးပြောင်းမှုပိတ်ဆို့ခြင်းတွင် အောက်ပါလုပ်ဆောင်ချက်များ ပါရှိသည်။
- ရည်ညွှန်းနာရီ အခြေအနေကို စောင့်ကြည့်သည်။ ရည်ညွှန်းနာရီမအောင်မြင်ပါက၊ နာရီသည် အရန်နာရီထည့်သွင်းမှုရင်းမြစ်သို့ အလိုအလျောက်ပြောင်းသွားပါသည်။ အဖြစ်အပျက်ကိုသတိပေးရန်အတွက် နာရီသည် clkbad နှင့် activeclk အချက်ပြမှုများ၏ အခြေအနေကို အပ်ဒိတ်လုပ်သည်။
- မတူညီသောကြိမ်နှုန်းနှစ်ခုကြားတွင် ရည်ညွှန်းနာရီကို အသွားအပြန်ပြောင်းသည်။ ခလုတ်လုပ်ဆောင်ချက်ကို ကိုယ်တိုင်ထိန်းချုပ်ရန် extswitch signal ကိုသုံးပါ။ ကူးပြောင်းမှုတစ်ခု ဖြစ်ပေါ်ပြီးနောက်၊ PLL သည် သော့ခတ်ခြင်းကို ယာယီဆုံးရှုံးနိုင်ပြီး တွက်ချက်မှုလုပ်ငန်းစဉ်ကို ဖြတ်သန်းသွားနိုင်သည်။
PLL-to-PLL Cascading
သင့်ဒီဇိုင်းတွင် PLL များကို ထည့်သွင်းထားပါက ရင်းမြစ် (အထက်) PLL တွင် လှိုင်းနိမ့်ဆက်တင်ရှိရမည်ဖြစ်ပြီး ဦးတည်ရာ (အောက်ပိုင်း) PLL တွင် မြန်နှုန်းမြင့် ဆက်တင်ရှိရပါမည်။ cascading ကာလအတွင်း၊ source PLL ၏ output သည် destination PLL ၏ရည်ညွှန်းနာရီ (input) အဖြစ်ဆောင်ရွက်သည်။ Cascaded PLL များ၏ bandwidth ဆက်တင်များသည် ကွဲပြားရပါမည်။ cascaded PLLs များ၏ bandwidth ဆက်တင်များသည် တူညီပါက၊ cascaded PLLs များ ဖြစ်နိုင်ပါသည်။ ampအချို့သော frequencies များတွင် lify phase noise. adjpllin input clock source ကို ကျိုးကြေနိုင်သော အပိုင်းကိန်း PLLs များကြား အပြန်အလှန် ကက်စ်ကေးရှင်းအတွက် အသုံးပြုသည်။
ဆိပ်ကမ်းများ
ဇယား 6. IOPLL IP Core Ports
| ကန့်သတ်ချက် | ရိုက်ပါ။ | အခြေအနေ | ဖော်ပြချက် |
| refclk | ထည့်သွင်းခြင်း။ | လိုအပ်သည်။ | I/O PLL ကို မောင်းနှင်သည့် ရည်ညွှန်းနာရီရင်းမြစ်။ |
| ပထမ | ထည့်သွင်းခြင်း။ | လိုအပ်သည်။ | အထွက်နာရီများအတွက် ချိန်ကိုက်သည့် ပြန်လည်သတ်မှတ်မှု ဆိပ်ကမ်း။ အထွက်နာရီများအားလုံးကို 0 တန်ဖိုးအဖြစ် ပြန်လည်သတ်မှတ်ရန် ဤပို့တ်ကို မြင့်မားစွာမောင်းနှင်ပါ။ သင်သည် ဤ port ကို အသုံးပြုသူထိန်းချုပ်မှုအချက်ပြမှုနှင့် ချိတ်ဆက်ရပါမည်။ |
| fbclk | ထည့်သွင်းခြင်း။ | ရွေးချယ်ခွင့် | I/O PLL အတွက် ပြင်ပ တုံ့ပြန်ချက် ထည့်သွင်းသည့် ပေါက်။
I/O PLL သည် ပြင်ပတုံ့ပြန်မှုမုဒ် သို့မဟုတ် သုညနှောင့်နှေးကြားခံမုဒ်တွင် လုပ်ဆောင်နေချိန်တွင် IOPLL IP core သည် ဤပို့တ်ကို ဖန်တီးပေးသည်။ တုံ့ပြန်ချက်ကွင်းဆက်ကို အပြီးသတ်ရန်၊ ဘုတ်အဖွဲ့အဆင့်ချိတ်ဆက်မှုသည် fbclk အပေါက်နှင့် I/O PLL ၏ ပြင်ပနာရီအထွက်ပေါက်ကို ချိတ်ဆက်ရပါမည်။ |
| fboutclk | အထွက် | ရွေးချယ်ခွင့် | mimic circuitry မှတဆင့် fbclk port ကို ပေးပို့သော ပို့တ်။
I/O PLL သည် ပြင်ပတုံ့ပြန်မှုမုဒ်တွင် ရှိနေမှသာ fboutclk အပေါက်ကို ရရှိနိုင်သည်။ |
| zdbfbclk | နှစ်ထပ်ကိန်း | ရွေးချယ်ခွင့် | mimic circuitry သို့ ချိတ်ဆက်သော bidirectional port ဖြစ်သည်။ ဤပို့တ်သည် I/O PLL ၏ အပြုသဘောဆောင်သော တုံ့ပြန်ချက်တွင် သီးသန့်ထုတ်ပေးသည့် ပင်နံပါတ်ပေါ်တွင် ထားရှိထားသည့် နှစ်ဘက်လမ်းကြောင်းဆိုင်ရာ ပင်ကို ချိတ်ဆက်ရပါမည်။
I/O PLL သည် သုညနှောင့်နှေးသည့်ကြားခံမုဒ်တွင်သာ zdbfbclk အပေါက်ကို ရရှိနိုင်သည်။ သုည-နှောင့်နှေးကြားခံမုဒ်ကို အသုံးပြုသည့်အခါ အချက်ပြမှုရောင်ပြန်ဟပ်မှုကို ရှောင်ရှားရန်၊ ဘုတ်ခြေရာများကို bidirectional I/O pin တွင် မတင်ပါနှင့်။ |
| သော့ခတ်ထားသည်။ | အထွက် | ရွေးချယ်ခွင့် | PLL သော့ကိုရယူသောအခါ IOPLL IP core သည် ဤ port ကိုမြင့်မားစေသည်။ IOPLL သော့ခတ်ထားသရွေ့ port သည် မြင့်မားနေမည်ဖြစ်သည်။ I/O PLL သည် ရည်ညွှန်းနာရီ၏ အဆင့်များနှင့် ကြိမ်နှုန်းများနှင့် တုံ့ပြန်ချက်နာရီများဖြစ်သည့်အခါ လော့ခ်ချထားသောဆိပ်ကမ်းကို အခိုင်အမာအတည်ပြုသည်။ |
| ဆက်ရန်… | |||
| ကန့်သတ်ချက် | ရိုက်ပါ။ | အခြေအနေ | ဖော်ပြချက် |
| တူညီသောသို့မဟုတ်သော့ခတ်ဆားကစ်အတွင်းသည်းခံ။ နာရီအချက်ပြမှုနှစ်ခုကြား ကွာခြားချက်သည် လော့ခ်ပတ်လမ်းခံနိုင်ရည်ထက် ကျော်လွန်သောအခါ၊ I/O PLL သည် လော့ခ်ကျသွားသည်။ | |||
| refclk1 | ထည့်သွင်းခြင်း။ | ရွေးချယ်ခွင့် | clock switchover အင်္ဂါရပ်အတွက် I/O PLL ကို မောင်းနှင်သည့် ဒုတိယ ရည်ညွှန်းနာရီရင်းမြစ်။ |
| extswitch | ထည့်သွင်းခြင်း။ | ရွေးချယ်ခွင့် | နာရီကို ကိုယ်တိုင်ပြောင်းရန် အနည်းဆုံး နာရီ 1 ပတ်အတွက် extswitch signal low (0'b3) ကို အခိုင်အမာပြောပါ။ |
| activeclk | အထွက် | ရွေးချယ်ခွင့် | I/O PLL မှ မည်သည့်ရည်ညွှန်းနာရီရင်းမြစ်ကို အသုံးပြုနေကြောင်း ညွှန်ပြရန် အထွက်အချက်ပြမှု။ |
| clkbad | အထွက် | ရွေးချယ်ခွင့် | ရည်ညွှန်းနာရီရင်းမြစ်၏ အခြေအနေကို ညွှန်ပြသော အထွက်အချက်ပြအချက်ပြမှုသည် ကောင်းသည် သို့မဟုတ် မကောင်းပါ။ |
| cascade_out | အထွက် | ရွေးချယ်ခွင့် | အောက်ပိုင်း I/O PLL သို့ ပေးပို့သော အထွက်အချက်ပြမှု။ |
| adjpllin | ထည့်သွင်းခြင်း။ | ရွေးချယ်ခွင့် | အထက်စီးကြောင်း I/O PLL မှ ပေးပို့သော အဝင်အချက်ပြမှု။ |
| outclk_[] | အထွက် | ရွေးချယ်ခွင့် | I/O PLL မှ အထွက်နာရီ။ |
IOPLL Intel FPGA IP Core အသုံးပြုသူလမ်းညွှန်မှတ်တမ်းများ
IP core ဗားရှင်းကို မဖော်ပြထားပါက၊ ယခင် IP core ဗားရှင်းအတွက် အသုံးပြုသူလမ်းညွှန်ကို အကျုံးဝင်ပါသည်။
| IP Core ဗားရှင်း | အသုံးပြုသူလမ်းညွှန် |
| 17.0 | Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core အသုံးပြုသူလမ်းညွှန် |
| 16.1 | Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core အသုံးပြုသူလမ်းညွှန် |
| 16.0 | Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core အသုံးပြုသူလမ်းညွှန် |
| 15.0 | Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core အသုံးပြုသူလမ်းညွှန် |
IOPLL Intel FPGA IP Core အသုံးပြုသူလမ်းညွှန်အတွက် စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်မှုမှတ်တမ်း
| စာရွက်စာတမ်းဗားရှင်း | Intel Quartus® Prime Version ပါ။ | အပြောင်းအလဲများ |
| 2019.06.24 | 18.1 | သီးသန့်နာရီထည့်သွင်းမှုများအတွက် ဖော်ပြချက်ကို အပ်ဒိတ်လုပ်ထားသည်။ ရိုးရိုး I/O PLL ဗိသုကာ အခုမှ။ |
| 2019.01.03 | 18.1 | • အပ်ဒိတ်လုပ်ထားသည်။ PLL LVDS_CLK/LOADEN အထွက်ပေါက်သို့ ဝင်ရောက်ခွင့်
ဘောင်ထဲတွင် IOPLL IP Core Parameters – ဆက်တင်များ တဘ် စားပွဲ။ • အတွင်းရှိ zdbfbclk port အတွက် ဖော်ပြချက်ကို အပ်ဒိတ်လုပ်ထားသည်။ IOPLL IP Core Ports များ စားပွဲ။ |
| 2018.09.28 | 18.1 | • အတွင်းရှိ extswitch အတွက် ဖော်ပြချက်ကို ပြင်ထားသည်။ IOPLL IP Core Ports များ
စားပွဲ။ • Intel ပြန်လည်အမှတ်တံဆိပ်အဖြစ်အောက်ပါ IP core များကိုအမည်ပြောင်းသည်- — Altera IOPLL IP core ကို IOPLL Intel FPGA IP core သို့ ပြောင်းလဲခဲ့သည်။ — Altera PLL Reconfig IP core ကို PLL Reconfig Intel FPGA IP core သို့ ပြောင်းထားသည်။ — Arria 10 FPLL IP core ကို fPLL Intel Arria 10/Cyclone 10 FPGA IP core သို့ ပြောင်းထားသည်။ |
| ရက်စွဲ | ဗားရှင်း | အပြောင်းအလဲများ |
| ဇွန်လ 2017 | 2017.06.16 | • Intel Cyclone 10 GX စက်များအတွက် ပံ့ပိုးမှု ထပ်ထည့်ထားသည်။
• Intel အဖြစ် နာမည်ပြောင်းထားသည်။ |
| ဒီဇင်ဘာလ 2016 | 2016.12.05 | IP core ၏ ပထမ port ၏ ဖော်ပြချက်ကို အပ်ဒိတ်လုပ်ခဲ့သည်။ |
| ဇွန်လ 2016 | 2016.06.23 | • အဆင့်မြှင့်ထားသော IP Core Parameters – Settings Tab ဇယား။
— Manual Override ကန့်သတ်ချက်များဖြင့် Manual Switchover နှင့် အလိုအလျောက် Switchover အတွက် ဖော်ပြချက်ကို အပ်ဒိတ်လုပ်ထားသည်။ နာရီအပြောင်းအရွှေ့ ထိန်းချုပ်မှု အချက်ပြသည် တက်ကြွမှုနည်းသည်။ — Switchover Delay parameter အတွက် ဖော်ပြချက်ကို အပ်ဒိတ်လုပ်ထားသည်။ • IP Core Parameters များတွင် DPS ကောင်တာရွေးချယ်မှု ကန့်သတ်ဘောင်များအတွက် သတ်မှတ်ထားသော M နှင့် C ကောင်တာများ – Dynamic Reconfiguration Tab ဇယား။ • ပုံမှန် I/O PLL Architecture diagram တွင် clkswitch မှ extswitch သို့ နာရီ switchover port အမည်ကို ပြောင်းထားသည်။ |
| မေလ ၁၉၉၇ | 2016.05.02 | အပ်ဒိတ်လုပ်ထားသော IP Core Parameters – Dynamic Reconfiguration Tab ဇယား။ |
| မေလ ၁၉၉၇ | 2015.05.04 | PLL LVDS_CLK/LOADEN output port parameter ကို IP Core Parameters – ဆက်တင်များ Tab table တွင် ဝင်ရောက်ကြည့်ရှုခွင့်ဖွင့်ရန် ဖော်ပြချက်ကို အပ်ဒိတ်လုပ်ခဲ့သည်။ Arria 10 စက်ပစ္စည်းများအခန်းရှိ I/O နှင့် High Speed I/O အခန်းရှိ Altera IOPLL နှင့် Altera LVDS SERDES IP Cores ဇယားကြားရှိ Signal Interface သို့ လင့်ခ်တစ်ခုကို ပေါင်းထည့်ထားသည်။ |
| သြဂုတ် 2014 | 2014.08.18 | ကနဦး ထုတ်ဝေမှု။ |
စာရွက်စာတမ်းများ / အရင်းအမြစ်များ
 |
intel UG-01155 IOPLL FPGA IP Core [pdf] အသုံးပြုသူလမ်းညွှန် UG-01155 IOPLL FPGA IP Core၊ UG-01155၊ IOPLL FPGA IP Core၊ FPGA IP Core |
