intel UG-01155 IOPLL FPGA IP Core -käyttöopas

Tukee viereistä PLL (adjpllin) -tuloa yhteyden muodostamiseksi ylävirran PLL:ään PLL-sarjassa.
Luo muistin alustuksen File (.mif) ja mahdollistaa PLL dynamicVreconfiguration.

Tukee PLL:n dynaamista vaihesiirtoa.

Aiheeseen liittyvät tiedot

Johdatus Intel FPGA IP -ytimiin
Tarjoaa lisätietoja Intel FPGA IP -ytimistä ja parametrieditorista.
Toimintatilat sivulla 9

Lähtökellot sivulla 10
Viite Kellon vaihto sivulla 10

PLL-PLL-sarja sivulla 11
IOPLL Intel FPGA IP Core -käyttöopas -arkistot sivulla 12

Sisältää luettelon IOPLL Intel FPGA IP -ytimen aiempien versioiden käyttöoppaista.

Laitteen perhetuki

IOPLL-IP-ydin tukee vain Intel Arria 10- ja Intel Cyclone 10 GX -laiteperheitä.

IOPLL IP -ydinparametrit

IOPLL-IP-ydinparametrieditori näkyy IP-katalogin PLL-kategoriassa.

Parametri	Laillinen arvo	Kuvaus
Laiteperhe	Intel Arria 10, Intel Cyclone 10 GX	Määrittää laiteperheen.
Komponentti	—	Määrittää kohdelaitteen.
Nopeusaste	—	Määrittää kohdelaitteen nopeusluokan.
PLL-tila	Kokonaisluku-N PLL	Määrittää IOPLL-IP-ytimelle käytettävän tilan. Ainoa laillinen valinta on Kokonaisluku-N PLL. Jos tarvitset murto-PLL:n, sinun on käytettävä fPLL Intel Arria 10/Cyclone 10 FPGA IP -ydintä.
Referenssikellotaajuus	—	Määrittää tulokellon taajuuden, refclk, MHz. Oletusarvo on 100.0 MHz. Pienin ja maksimiarvo riippuvat valitusta laitteesta.
Ota käyttöön lukittu lähtöportti	Kytke päälle tai pois päältä	Kytke päälle ottaaksesi lukitun portin käyttöön.
Ota fyysisen lähtökellon parametrit käyttöön	Kytke päälle tai pois päältä	Kytke päälle syöttääksesi fyysiset PLL-laskuriparametrit halutun lähtökellotaajuuden määrittämisen sijaan.
Toimintatila	suoraan, ulkoinen palaute, normaali, lähde synkroninen, nolla viivepuskuri, tai lvds	Määrittää PLL:n toiminnan. Oletustoiminto on suoraan tila. • Jos valitset suoraan -tilassa PLL minimoi takaisinkytkentäpolun pituuden tuottaakseen pienimmän mahdollisen värinän PLL-lähdössä. PLL:n sisäisen kellon ja ulkoisen kellon lähdöt ovat vaihesiirrettyjä suhteessa PLL-kellotuloon. Tässä tilassa PLL ei kompensoi kelloverkkoja. • Jos valitset normaali -moodissa PLL kompensoi kellolähdön käyttämän sisäisen kelloverkon viivettä. Jos PLL:ää käytetään myös ulkoisen kellon lähtönastan ohjaamiseen, tapahtuu vastaava signaalin vaihesiirto lähtönastassa. • Jos valitset lähde synkroninen -tilassa, kelloviive pin:stä I/O-tulorekisteriin vastaa dataviivettä nastasta I/O-tulorekisteriin. • Jos valitset ulkoinen palaute -tilassa, sinun on yhdistettävä fbclk-tuloportti tulonastaan. Korttitason liitännän on kytkettävä sekä tulonasta että ulkoisen kellon lähtöportti, fboutclk. Fbclk-portti on kohdistettu tulokellon kanssa. • Jos valitset nolla viivepuskuri -tilassa PLL:n on syötettävä ulkoisen kellon lähtönasta ja kompensoitava tämän nastan aiheuttama viive. Nastassa havaittu signaali synkronoidaan tulokelloon. PLL-kellolähtö kytkeytyy altbidir-porttiin ja ohjaa zdbfbclk:tä lähtöporttina. Jos PLL ohjaa myös sisäistä kelloverkkoa, tapahtuu vastaava tämän verkon vaihesiirto. • Jos valitset lvds -tilassa, sisäisen SERDES-sieppausrekisterin nastojen sama data- ja kelloajoitussuhde säilyy. Tila kompensoi viiveitä LVDS-kelloverkossa sekä datanastan ja kellon tulonastan välillä SERDES-kaappausrekisteripoluille.
Kellojen lukumäärä	1–9	Määrittää PLL-suunnittelussa kullekin laitteelle vaadittavien lähtökellojen määrän. Pyydetyt lähtötaajuuden, vaihesiirron ja toimintajakson asetukset näytetään valittujen kellojen lukumäärän perusteella.
Määritä VCO-taajuus	Kytke päälle tai pois päältä	Voit rajoittaa VCO-taajuuden määritettyyn arvoon. Tämä on hyödyllistä luotaessa PLL:ää LVDS-ulkoiselle tilalle tai jos halutaan tietty dynaaminen vaiheensiirtokoko.
*jatkui…*

Parametri	Laillinen arvo	Kuvaus
VCO-taajuus (1)	—	• Kun Ota fyysisen lähtökellon parametrit käyttöön on päällä— näyttää VCO-taajuuden arvojen perusteella Referenssikellotaajuus, Kerroin (M-laskuri), ja Jakokerroin (N-laskuri). • Kun Ota fyysisen lähtökellon parametrit käyttöön on pois päältä— voit määrittää pyydetyn arvon VCO-taajuudelle. Oletusarvo on 600.0 MHz.
Anna kellolle yleinen nimi	Kytke päälle tai pois päältä	Voit nimetä uudelleen lähtökellon nimen.
Kellon nimi	—	Synopsis Design Constraintsin (SDC) käyttäjän kellon nimi.
Haluttu taajuus	—	Määrittää vastaavan lähtökelloportin ulostulokellotaajuuden, outclk[] MHz:nä. Oletusarvo on 100.0 MHz. Minimi- ja maksimiarvot riippuvat käytetystä laitteesta. PLL lukee vain numerot kuuden ensimmäisen desimaalin kohdalla.
Todellinen taajuus	—	Voit valita todellisen lähtökellotaajuuden saavutettavien taajuuksien luettelosta. Oletusarvo on haluttua taajuutta lähinnä oleva saavutettavissa oleva taajuus.
Vaihesiirtoyksiköt	ps or astetta	Määrittää vaihesiirtoyksikön vastaavalle lähtökelloportille, outclk[], pikosekunteina (ps) tai asteina.
Haluttu vaihesiirto	—	Määrittää vaihesiirrolle pyydetyn arvon. Oletusarvo on 0 ps.
Todellinen vaihemuutos	—	Voit valita todellisen vaihesiirron saavutettavien vaihesiirtoarvojen luettelosta. Oletusarvo on haluttua vaihesiirtoa lähinnä oleva saavutettavissa oleva vaihesiirto.
Haluttu käyttöjakso	0.0–100.0	Määrittää käyttöjaksolle vaaditun arvon. Oletusarvo on 50.0 %.
Todellinen käyttöjakso	—	Voit valita todellisen käyttösuhteen saavutettavien käyttösuhdearvojen luettelosta. Oletusarvo on haluttua käyttöjaksoa lähin saavutettavissa oleva käyttöjakso.
Kerroin (M-laskuri) (2)	4–511	Määrittää M-laskurin kerroin. M-laskurin laillinen alue on 4–511. Laillisen PFD-taajuuden ja VCO:n enimmäistaajuuden rajoitukset rajoittavat kuitenkin tehokkaan M-laskurin alueen 4–160.
Jakokerroin (N-laskuri) (2)	1–511	Määrittää N-laskurin jakotekijän. N-laskurin laillinen alue on 1–511. Lainmukaisen PFD-taajuuden rajoitukset rajoittavat kuitenkin N-laskurin tehollisen alueen 1–80.
Jakokerroin (C-laskuri) (2)	1–511	Määrittää jakokertoimen lähtökellolle (C-laskuri).

Tämä parametri on käytettävissä vain, kun Ota fyysisen lähtökellon parametrit käyttöön -asetus on pois päältä.

Tämä parametri on käytettävissä vain, kun Ota fyysisen lähtökellon parametrit käyttöön on käytössä.

IOPLL IP -ydinparametrit – Asetukset-välilehti

Taulukko 2. IOPLL IP -ydinparametrit – Asetukset-välilehti

Parametri	Laillinen arvo	Kuvaus
PLL-kaistanleveyden esiasetus	Matala, Keskikokoinen, tai Korkea	Määrittää PLL-kaistanleveyden esiasetuksen. Oletusvalinta on Matala.
PLL Auto Reset	Kytke päälle tai pois päältä	Nollaa PLL:n automaattisesti itsestään, kun lukitus katkeaa.
Luo toinen syöte clk 'refclk1'	Kytke päälle tai pois päältä	Ota käyttöön PLL:ään liitetty varakello, joka voi vaihtaa alkuperäisen referenssikellosi kanssa.
Toinen referenssikellotaajuus	—	Valitsee toisen tulokellosignaalin taajuuden. Oletusarvo on 100.0 MHz. Pienin ja maksimiarvo riippuvat käytetystä laitteesta.
Luo aktiivinen_clk-signaali, joka ilmaisee käytössä olevan tulokellon	Kytke päälle tai pois päältä	Kytke päälle luodaksesi Activeclk-ulostulon. Activeclk-lähtö ilmaisee tulokellon, joka on PLL:n käytössä. Lähtösignaali alhainen ilmaisee refclk ja lähtösignaali korkea ilmaisee refclk1.
Luo 'clkbad'-signaali jokaiselle tulokellolle	Kytke päälle tai pois päältä	Kytke päälle luodaksesi kaksi clkbad-lähtöä, yksi kullekin tulokellolle. Lähtösignaali matala tarkoittaa, että kello toimii ja lähtösignaali korkea osoittaa, että kello ei toimi.
Vaihtotila	Automaattinen vaihto, Manuaalinen vaihto, tai Automaattinen vaihto manuaalisella ohituksella	Määrittää suunnittelusovelluksen vaihtotilan. IP tukee kolmea vaihtotilaa: • Jos valitset Automaattinen vaihto -tilassa PLL-piiristö valvoo valittua referenssikelloa. Jos yksi kello pysähtyy, piiri vaihtaa automaattisesti varakelloon muutamassa kellojaksossa ja päivittää tilasignaalit, clkbad ja activeclk. • Jos valitset Manuaalinen vaihto -tilassa, kun ohjaussignaali, extswitch, muuttuu logiikka korkeasta logiikka matalaksi ja pysyy matalana vähintään kolmen kellojakson ajan, tulokello vaihtaa toiseen kelloon. Extswitch voidaan luoda FPGA-ydinlogiikasta tai tulonastasta. • Jos valitset Automaattinen vaihto manuaalisella ohituksella -tilassa, kun extswitch-signaali on alhainen, se ohittaa automaattisen kytkintoiminnon. Niin kauan kuin extswitch pysyy alhaisena, jatkokytkentätoiminto on estetty. Tämän tilan valitseminen edellyttää, että kaksi kellolähdettä ovat käynnissä ja kellojen taajuudet eivät saa poiketa enempää kuin 20 %. Jos molemmat kellot eivät ole samalla taajuudella, mutta niiden jaksoero on 20 % sisällä, kellohäviön ilmaisulohko voi havaita kadonneen kellon. PLL todennäköisesti putoaa lukituksesta PLL-kellotulon vaihdon jälkeen ja tarvitsee aikaa lukittuakseen uudelleen.
Vaihtumisen viive	0–7	Lisää tietyn määrän sykliviivettä vaihtoprosessiin. Oletusarvo on 0.
Pääsy PLL LVDS_CLK/LOADEN -lähtöporttiin	Ei käytössä, Ota LVDS_CLK/ käyttöön LATAA 0, tai Ota LVDS_CLK/ käyttöön LATAA 0 & 1	Valitse Ota LVDS_CLK/LOADEN 0 käyttöön or Ota LVDS_CLK/LOADEN 0 & 1 käyttöön ottaaksesi PLL lvds_clk- tai loaden-lähtöportin käyttöön. Ottaa tämän parametrin käyttöön, jos PLL syöttää LVDS SERDES -lohkoon ulkoisella PLL:llä. Käytettäessä I/O PLL:n outclk-portteja LVDS-porttien kanssa, outclk[0..3]-portteja käytetään lvds_clk[0,1]- ja loaden[0,1]-porteille, outclk4:ää voidaan käyttää coreclk-porteille.
Salli pääsy PLL DPA -lähtöporttiin	Kytke päälle tai pois päältä	Kytke päälle ottaaksesi PLL DPA -lähtöportin käyttöön.
*jatkui…*

Parametri	Laillinen arvo	Kuvaus
Salli pääsy ulkoiseen PLL-kellon lähtöporttiin	Kytke päälle tai pois päältä	Kytke päälle ottaaksesi ulkoisen PLL-kellon lähtöportin.
Määrittää, mitä outclk-lähdettä käytetään extclk_out[0]-lähteenä	C0 – C8	Määrittää outclk-portin, jota käytetään extclk_out[0]-lähteenä.
Määrittää, mitä outclk-lähdettä käytetään extclk_out[1]-lähteenä	C0 – C8	Määrittää outclk-portin, jota käytetään extclk_out[1]-lähteenä.

CSS-välilehti

Taulukko 3. IOPLL IP -ydinparametrit – Cascading Tab3

Parametri	Laillinen arvo	Kuvaus
Luo 'kaskadilähtö' -signaali muodostaaksesi yhteyden alavirran PLL:ään	Kytke päälle tai pois päältä	Kytke päälle luodaksesi cascade_out-portin, joka osoittaa, että tämä PLL on lähde ja muodostaa yhteyden kohde-PLL:ään.
Määrittää, mitä outclk-lähdettä käytetään peräkkäisenä lähteenä	0–8	Määrittää peräkkäisen lähteen.
Luo adjpllin- tai cclk-signaali muodostaaksesi yhteyden ylävirran PLL:ään	Kytke päälle tai pois päältä	Kytke päälle luodaksesi tuloportin, joka osoittaa, että tämä PLL on kohde ja muodostaa yhteyden lähde (ylävirran) PLL:ään.

Dynaaminen uudelleenmääritys -välilehti

Taulukko 4. IOPLL IP -ydinparametrit – Dynamic Reconfiguration -välilehti

Parametri	Laillinen arvo	Kuvaus
Ota käyttöön PLL:n dynaaminen uudelleenmääritys	Kytke päälle tai pois päältä	Ota käyttöön tämän PLL:n dynaaminen uudelleenmääritys (yhdessä PLL Reconfig Intel FPGA IP -ytimen kanssa).
Salli pääsy dynaamisiin vaiheensiirtoportteihin	Kytke päälle tai pois päältä	Ota käyttöön dynaaminen vaiheensiirtoliitäntä PLL:n kanssa.
MIF-luontivaihtoehto (3)	Luo Uusi MIF File, Lisää määritys olemassa olevaan MIF:ään File, ja Luo MIF File IP-sukupolven aikana	Luo joko uusi .mif file joka sisältää I/O PLL:n nykyisen kokoonpanon, tai lisää tämä kokoonpano olemassa olevaan .mif-tiedostoon file. Voit käyttää tätä .mif file dynaamisen uudelleenmäärityksen aikana määrittääksesi I/O PLL:n uudelleen nykyisiin asetuksiinsa.
Polku uuteen MIF:ään file (4)	—	Syötä sijainti ja file uuden .mif file luotava.
Polku olemassa olevaan MIF:ään file (5)	—	Syötä sijainti ja file olemassa olevan .mif:n nimi file aiot lisätä.
*jatkui…*

Tämä parametri on käytettävissä vain, kun Ota käyttöön PLL:n dynaaminen uudelleenkonfigurointi on käytössä.

Tämä parametri on käytettävissä vain, kun Luo uusi MIF File on valittu MIF Generation -asetukseksi
Vaihtoehto.

Parametri	Laillinen arvo	Kuvaus
Ota dynaaminen vaiheensiirto käyttöön MIF-suoratoistoa varten (3)	Kytke päälle tai pois päältä	Kytke päälle, jos haluat tallentaa dynaamisia vaihesiirtoominaisuuksia PLL-uudelleenmääritystä varten.
DPS-laskurin valinta (6)	C0-C8, Kaikki C, or M	Valitsee laskurin, jolle suoritetaan dynaaminen vaihesiirto. M on palautelaskuri ja C on jälkiasteikon laskurit.
Dynaamisten vaihesiirtojen määrä (6)	1–7	Valitsee vaihesiirron askelten määrän. Yhden vaiheen siirtymän lisäyksen koko on yhtä suuri kuin 1/8 VCO-jaksosta. Oletusarvo on 1.
Dynaaminen vaiheen siirtosuunta (6)	Positiivista or Negatiivinen	Määrittää dynaamisen vaihesiirtosuunnan, joka tallennetaan PLL MIF:ään.

Tämä parametri on käytettävissä vain, kun Lisää kokoonpano olemassa olevaan MIF:ään File on valittu MIF-luontivaihtoehdoksi

IOPLL IP -ydinparametrit – Lisäparametrit-välilehti

Taulukko 5. IOPLL IP -ydinparametrit – Lisäparametrit-välilehti

Parametri	Laillinen arvo	Kuvaus
Lisäparametrit	—	Näyttää taulukon fyysisistä PLL-asetuksista, jotka toteutetaan syöttämäsi perusteella.

Toiminnallinen kuvaus

I/O PLL on taajuudensäätöjärjestelmä, joka luo lähtökellon synkronoimalla itsensä sisääntulokelloon. PLL vertaa tulosignaalin ja volyymin lähtösignaalin välistä vaihe-eroatage-ohjattu oskillaattori (VCO) ja suorittaa sitten vaihesynkronoinnin ylläpitääkseen vakion vaihekulman (lukitus) tulo- tai referenssisignaalin taajuudella. Järjestelmän synkronointi- tai negatiivinen takaisinkytkentäsilmukka pakottaa PLL:n olemaan vaihelukittu.
Voit määrittää PLL:t taajuuskertojaksi, jakajiksi, demodulaattoreiksi, seurantageneraattoreiksi tai kellon palautuspiireiksi. Voit käyttää PLL:itä luomaan vakaita taajuuksia, palauttamaan signaaleja meluisalta viestintäkanavalta tai jakamaan kellosignaaleja koko suunnittelussasi.

PLL:n rakennuspalikoita

I/O PLL:n päälohkot ovat vaihetaajuusilmaisin (PFD), latauspumppu, silmukkasuodatin, VCO ja laskurit, kuten takaisinkytkentälaskuri (M), esimittauslaskuri (N) ja jälki- asteikkolaskurit (C). PLL-arkkitehtuuri riippuu suunnittelussasi käyttämästäsi laitteesta.

Tämä parametri on käytettävissä vain, kun Ota käyttöön dynaaminen vaiheensiirto MIF-suoratoistolle on käytössä.

Tyypillinen I/O PLL -arkkitehtuuri

Seuraavia termejä käytetään yleisesti kuvaamaan PLL:n käyttäytymistä:
PLL-lukitusaika—tunnetaan myös nimellä PLL-hankintaaika. PLL-lukitusaika on aika, jonka PLL saavuttaa tavoitetaajuuden ja -vaiheen suhteen virran kytkemisen jälkeen, ohjelmoidun lähtötaajuuden muutoksen tai PLL-nollauksen jälkeen. Huomautus: Simulaatioohjelmisto ei mallinna realistista PLL-lukitusaikaa. Simulaatio näyttää epärealistisen nopean lukitusajan. Katso todelliset lukitusajan tiedot laitteen teknisistä tiedoista.
PLL-resoluutio — PLL VCO:n pienin taajuuden lisäysarvo. M- ja N-laskurin bittien määrä määrittää PLL-resoluutioarvon.
PLL sample rate — FREF sampPLL:n vaihe- ja taajuuskorjauksen suorittamiseen tarvittava ling-taajuus. PLL sample-nopeus on fREF /N.

PLL lukko

PLL-lukko on riippuvainen vaihetaajuusilmaisimen kahdesta tulosignaalista. Lukitussignaali on PLL:ien asynkroninen lähtö. Lukitussignaalin portittamiseen tarvittavien jaksojen lukumäärä riippuu PLL-tulokellosta, joka kellottaa portitetun lukkopiirin. Jaa PLL:n maksimilukitusaika PLL-tulokellon jaksolla laskeaksesi kellojaksojen lukumäärän, joka tarvitaan lukitussignaalin portittamiseen.

Toimintatilat

IOPLL-IP-ydin tukee kuutta erilaista kellopalautetilaa. Jokainen tila mahdollistaa kellon kertomisen ja jakamisen, vaiheensiirron ja toimintajakson ohjelmoinnin.

Lähtökellot

IOPLL-IP-ydin voi tuottaa jopa yhdeksän kellolähtösignaalia. Luodut kellolähtösignaalit kellottavat ytimen tai ulkoiset lohkot ytimen ulkopuolella.
Nollaussignaalin avulla voit nollata lähtökellon arvon nollaan ja poistaa PLL-lähtökellot käytöstä.
Jokaisella lähtökellolla on joukko pyydettyjä asetuksia, joissa voit määrittää halutut arvot lähtötaajuudelle, vaihesiirrolle ja toimintajaksolle. Halutut asetukset ovat asetuksia, jotka haluat ottaa käyttöön suunnittelussasi.

Taajuuden, vaihesiirron ja toimintajakson todelliset arvot ovat lähimmät asetukset (paras likimäärä halutuista asetuksista), jotka voidaan toteuttaa PLL-piirissä.

Viite Kellon vaihto

Referenssikellon vaihtoominaisuus sallii PLL:n vaihtaa kahden referenssitulokellon välillä. Käytä tätä ominaisuutta kellon redundanssiin tai kaksoiskellotason sovellukseen, kuten järjestelmässä. Järjestelmä voi kytkeä päälle redundantin kellon, jos ensisijainen kello lakkaa toimimasta.
Referenssikellon vaihtoominaisuuden avulla voit määrittää taajuuden toiselle tulokellolle ja valita vaihdon tilan ja viiveen.

Kellohäviön tunnistus- ja referenssikellon vaihtolohkolla on seuraavat toiminnot:

Valvoo referenssikellon tilaa. Jos referenssikello epäonnistuu, kello vaihtaa automaattisesti varakellon tulolähteeseen. Kello päivittää clkbad- ja activeclk-signaalien tilan varoittaakseen tapahtumasta.
Vaihtaa referenssikelloa edestakaisin kahden eri taajuuden välillä. Käytä extswitch-signaalia kytkimen toiminnan manuaaliseen ohjaamiseen. Vaihtamisen jälkeen PLL voi menettää lukituksen väliaikaisesti ja käydä läpi laskentaprosessin.

PLL-PLL-sarja

Jos kaskadit PLL:itä suunnittelussasi, lähde- (ylävirran) PLL:llä on oltava matalakaistanleveysasetus, kun taas kohde-PLL:llä on oltava suuri kaistanleveysasetus. Kaskadin aikana lähde-PLL:n lähtö toimii kohde-PLL:n referenssikellona (tulona). Kaskadoitujen PLL:iden kaistanleveysasetusten on oltava erilaisia. Jos peräkkäisten PLL:ien kaistanleveysasetukset ovat samat, kaskadoidut PLL:t saattavat amplify vaihekohina tietyillä taajuuksilla. Adjpllin tulokello lähdettä käytetään inter-Cascading välillä murtuva murto-PLL.

Portit

Taulukko 6. IOPLL IP Core -portit

Parametri	Tyyppi	Kunto	Kuvaus
refclk	Syöte	Pakollinen	Viitekellolähde, joka ohjaa I/O PLL:ää.
ensimmäinen	Syöte	Pakollinen	Asynkroninen nollausportti lähtökelloille. Aja tämä portti korkealle nollataksesi kaikki lähtökellot arvoon 0. Sinun on liitettävä tämä portti käyttäjän ohjaussignaaliin.
fbclk	Syöte	Valinnainen	Ulkoinen takaisinkytkentätuloportti I/O PLL:lle. IOPLL-IP-ydin luo tämän portin, kun I/O-PLL toimii ulkoisessa takaisinkytkentätilassa tai nollaviivepuskuritilassa. Takaisinkytkentäsilmukan viimeistelemiseksi korttitason liitännän on kytkettävä fbclk-portti ja I/O PLL:n ulkoisen kellon lähtöportti.
fboutclk	Lähtö	Valinnainen	Portti, joka syöttää fbclk-portin jäljitelmäpiirin kautta. Fboutclk-portti on käytettävissä vain, jos I/O PLL on ulkoisessa takaisinkytkentätilassa.
zdbfbclk	Kaksisuuntainen	Valinnainen	Kaksisuuntainen portti, joka liitetään jäljitelmäpiiriin. Tämä portti on liitettävä kaksisuuntaiseen nastaan, joka on sijoitettu I/O PLL:n positiivisen takaisinkytkennän omaan lähtönastan. zdbfbclk-portti on käytettävissä vain, jos I/O-PLL on nollaviiveisessä puskuritilassa. Välttääksesi signaalin heijastumisen käytettäessä nollaviivepuskuritilaa, älä aseta kortin jälkiä kaksisuuntaiseen I/O-nastaan.
lukittu	Lähtö	Valinnainen	IOPLL-IP-ydin ajaa tämän portin korkealle, kun PLL lukkiutuu. Portti pysyy korkealla niin kauan kuin IOPLL on lukittu. I/O PLL vahvistaa lukitun portin, kun referenssikellon ja takaisinkytkentäkellon vaiheet ja taajuudet ovat
*jatkui…*

Parametri	Tyyppi	Kunto	Kuvaus
			sama tai lukkopiirin toleranssin sisällä. Kun ero kahden kellosignaalin välillä ylittää lukituspiirin toleranssin, I/O PLL menettää lukituksen.
refclk1	Syöte	Valinnainen	Toinen referenssikellolähde, joka ohjaa I/O PLL:ää kellonvaihtoominaisuutta varten.
extswitch	Syöte	Valinnainen	Vahvista extswitch-signaali alhaalla (1'b0) vähintään 3 kellojakson ajan vaihtaaksesi kelloa manuaalisesti.
activeclk	Lähtö	Valinnainen	Lähtösignaali ilmaisemaan, mitä referenssikellolähdettä I/O PLL käyttää.
clkbad	Lähtö	Valinnainen	Lähtösignaali, joka osoittaa, että referenssikellolähteen tila on hyvä vai huono.
cascade_out	Lähtö	Valinnainen	Lähtösignaali, joka syötetään alavirran I/O PLL:ään.
adjpllin	Syöte	Valinnainen	Tulosignaali, joka syöttää ylävirran I/O PLL:stä.
outclk_[]	Lähtö	Valinnainen	Lähtökello I/O PLL:stä.

IOPLL Intel FPGA IP Core User Guide -arkistot

Jos IP-ydinversiota ei ole luettelossa, sovelletaan edellisen IP-ydinversion käyttöopasta

IP Core -versio	Käyttöopas
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core -käyttöopas
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core -käyttöopas
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core -käyttöopas
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core -käyttöopas

Asiakirjan versiohistoria IOPLL Intel FPGA IP Core -käyttöoppaalle

Asiakirjan versio	Intel Quartus® Prime-versio	Muutokset
2019.06.24	18.1	Päivitetty kuvaus omistetuille kellotuloille Tyypillinen I/O PLL -arkkitehtuuri kaavio.
2019.01.03	18.1	• Päivitetty Pääsy PLL LVDS_CLK/LOADEN -lähtöporttiin parametri kohdassa IOPLL IP -ydinparametrit – Asetukset-välilehti taulukko. • Päivitetty zdbfbclk-portin kuvaus tiedostossa IOPLL IP Core -portit taulukko.
2018.09.28	18.1	• Korjattu extswitchin kuvaus IOPLL IP Core -portit taulukko. • Nimesi uudelleen seuraavat IP-ytimet Intelin uudelleenbrändäyksen mukaisesti: — Altera IOPLL IP -ydin muutettu IOPLL Intel FPGA IP -ytimeksi. — Altera PLL Reconfig IP -ydin muutettu PLL Reconfig Intel FPGA IP -ytimeksi. — Vaihdettu Arria 10 FPLL IP -ytimeksi fPLL Intel Arria 10/Cyclone 10 FPGA IP -ytimeksi.

Päivämäärä	Versio	Muutokset
Kesäkuu 2017	2017.06.16	• Lisätty tuki Intel Cyclone 10 GX -laitteille. • Uusi nimi Intel.
joulukuuta 2016	2016.12.05	Päivitetty IP-ytimen ensimmäisen portin kuvaus.
Kesäkuu 2016	2016.06.23	• Päivitetyt IP-ydinparametrit – Asetukset-välilehtitaulukko. — Päivitetty manuaalisen vaihdon ja automaattisen vaihdon manuaalisen ohituksen parametreilla kuvaus. Kellonvaihdon ohjaussignaali on aktiivinen matala. — Päivitetty Switchover Delay -parametrin kuvaus. • Määritellyt M- ja C-laskurit DPS-laskurin valintaparametrille IP Core Parameters - Dynamic Reconfiguration Tab -taulukossa. • Kellonvaihtoportin nimi muutettu clkswitchistä extswitchiksi Typical I/O PLL -arkkitehtuurikaaviossa.
toukokuu 2016	2016.05.02	Päivitetyt IP-ydinparametrit – Dynamic Reconfiguration Tab -taulukko.
toukokuu 2015	2015.05.04	Päivitetty kuvaus PLL:n LVDS_CLK/LOADEN-lähtöportin parametrin sallimiseksi IP Core Parameters - Settings -välilehtitaulukossa. Lisätty linkki Signal Interface Between Altera IOPLL ja Altera LVDS SERDES IP Cores -taulukkoon Arria 10 Devices -luvussa I/O ja High Speed I/O.
Elokuu 2014	2014.08.18	Alkuperäinen julkaisu.

Asiakirjat / Resurssit

intel UG-01155 IOPLL FPGA IP Core [pdfKäyttöopas
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Viitteet

Käyttöopas

intel UG-01155 IOPLL FPGA IP Core

IOPLL Intel® FPGA IP Core -käyttöopas