intel UG-01155 IOPLL FPGA IP Core
Абноўлена для Intel® Quartus® Prime Design Suite: 18.1
IOPLL Кіраўніцтва карыстальніка Intel® FPGA IP Core
Ядро IOPLL Intel® FPGA IP дазваляе наладжваць налады Intel Arria® 10 і Intel Cyclone® 10 GX I/O PLL.
Ядро IOPLL IP падтрымлівае наступныя функцыі:
- Падтрымлівае шэсць розных рэжымаў тактавай зваротнай сувязі: прамая, знешняя зваротная сувязь, нармальны, сінхронны з крыніцай, буфер з нулявой затрымкай і рэжым LVDS.
- Стварае да дзевяці тактавых выхадных сігналаў для прылад Intel Arria 10 і Intel CycloneM 10 GX.
- Пераключаецца паміж двума эталоннымі тактавымі сігналамі.
- Падтрымлівае суседні ўваход PLL (adjpllin) для злучэння з PLL уверх па плыні ў каскадным рэжыме PLL.
- Стварае ініцыялізацыю памяці File (.mif) і дазваляе дынамічную канфігурацыю PLL.
- Падтрымлівае PLL дынамічны зрух фазы.
Звязаная інфармацыя
- Уводзіны ў Intel FPGA IP Cores
Дае дадатковую інфармацыю аб ядрах Intel FPGA IP і рэдактары параметраў. - Рэжымы працы на старонцы 9
- Вывадныя гадзіны на старонцы 10
- Спасылка на пераключэнне гадзінніка на старонцы 10
- Каскад PLL-PLL на старонцы 11
- Архіў кіраўніцтва карыстальніка IOPLL Intel FPGA IP Core на старонцы 12
Дае спіс кіраўніцтваў карыстальніка для папярэдніх версій IP-ядра IOPLL Intel FPGA.
Падтрымка сям'і прылад
IP-ядро IOPLL падтрымлівае толькі сямейства прылад Intel Arria 10 і Intel Cyclone 10 GX.
Асноўныя параметры IOPLL IP
Рэдактар асноўных параметраў IP IOPLL з'яўляецца ў катэгорыі PLL каталога IP.
| Параметр | Юрыдычнае значэнне | Апісанне |
| Сямейства прылад | Intel Arria 10, Intel
Цыклон 10 GX |
Вызначае сямейства прылад. |
| Кампанент | — | Вызначае мэтавую прыладу. |
| Хуткасны клас | — | Вызначае ўзровень хуткасці для мэтавай прылады. |
| Рэжым PLL | Цэлы лік-N PLL | Вызначае рэжым, які выкарыстоўваецца для IP-ядра IOPLL. Адзіны законны адбор Цэлы лік-N PLL. Калі вам патрэбна дробавая сістэма ФАПЧ, неабходна выкарыстоўваць IP-ядро fPLL Intel Arria 10/Cyclone 10 FPGA. |
| Апорная тактавая частата | — | Вызначае ўваходную частату для тактавага сігналу refclk у МГц. Значэнне па змаўчанні 100.0 МГц. Мінімальнае і максімальнае значэнне залежыць ад абранага прылады. |
| Уключыць заблакаваны выхадны порт | Уключыць або выключыць | Уключыце, каб уключыць заблакаваны порт. |
| Уключыць фізічныя параметры выхаднога такту | Уключыць або выключыць | Уключыце, каб увесці фізічныя параметры лічыльніка PLL замест указання жаданай тактавай частаты выхаду. |
| Рэжым працы | прамыя, знешняя зваротная сувязь, нармальны, крыніца сінхрон, буфер нулявой затрымкі, або lvds | Вызначае працу PLL. Аперацыя па змаўчанні прамыя
рэжым. • Калі вы вылучыце прамыя у рэжыме ФАПЧ мінімізуе даўжыню шляху зваротнай сувязі для атрымання найменшага магчымага дрыгацення на выхадзе ФАПЧ. Выхады ўнутранага і знешняга тактавага сігналу ФАПЧ зрушаны па фазе адносна ўваходу тактавага сігналу ФАПЧ. У гэтым рэжыме PLL не кампенсуе ніякіх тактавых сетак. • Калі вы вылучыце нармальны у рэжыме PLL кампенсуе затрымку ўнутранай сеткі тактавага сігналу, якая выкарыстоўваецца выхадам тактавага сігналу. Калі PLL таксама выкарыстоўваецца для кіравання выхадным кантактам вонкавага тактавага сігналу, адбываецца адпаведны фазавы зрух сігналу на выхадным штыфты. • Калі вы вылучыце крыніца сінхрон у рэжыме тактавая затрымка ад кантакту да ўваходнага рэгістра ўводу-вываду адпавядае затрымцы дадзеных ад кантакту да ўваходнага рэгістра ўводу-вываду. • Калі вы вылучыце знешняя зваротная сувязь рэжыме, вы павінны падключыць уваходны порт fbclk да уваходнага кантакту. Злучэнне на ўзроўні платы павінна злучаць як уваходны кантакт, так і знешні выхадны порт тактавага сігналу, fboutclk. Порт fbclk выраўнаваны з уваходным тактавым сігналам. • Калі вы вылучыце буфер нулявой затрымкі у рэжыме ФАПЧ павінен падсілкоўваць знешні выхад тактавага сігналу і кампенсаваць затрымку, якую стварае гэты кантакт. Сігнал, які назіраецца на выснове, сінхранізуецца з уваходным тактавым сігналам. Выхад тактавага сігналу PLL падключаецца да порта altbidir і кіруе zdbfbclk у якасці выхаднога порта. Калі PLL таксама кіруе ўнутранай тактавай сеткай, адбываецца адпаведны фазавы зрух гэтай сеткі. • Калі вы вылучыце lvds рэжыме захоўваюцца аднолькавыя адносіны даных і тактавай пары кантактаў ва ўнутраным рэгістры захопу SERDES. Рэжым кампенсуе затрымкі ў тактавай сетцы LVDS, а таксама паміж кантактам дадзеных і ўваходным кантактам тактавага сігналу да шляхоў рэгістра захопу SERDES. |
| Колькасць гадзіннікаў | 1–9 | Вызначае колькасць выхадных тактаў, неабходных для кожнай прылады ў схеме PLL. Запытаныя налады для выходнай частаты, фазавага зруху і працоўнага цыклу паказваюцца ў залежнасці ад колькасці выбраных гадзіннікаў. |
| Укажыце частату VCO | Уключыць або выключыць | Дазваляе абмежаваць частату VCO зададзеным значэннем. Гэта карысна пры стварэнні сістэмы ФАПЧ для знешняга рэжыму LVDS або калі патрэбны пэўны памер кроку дынамічнага фазавага зруху. |
| працяг... | ||
| Параметр | Юрыдычнае значэнне | Апісанне |
| VCO частата (1) | — | • Калі Уключыць фізічныя параметры выхаднога такту уключана— адлюстроўвае частату VCO на аснове значэнняў для Апорная тактавая частата, Множнік (М-лічыльнік), і Каэфіцыент дзялення (N-лічыльнік).
• Калі Уключыць фізічныя параметры выхаднога такту выключана— дазваляе ўказаць запытанае значэнне частоты VCO. Значэнне па змаўчанні 600.0 МГц. |
| Дайце гадзінніку глабальнае імя | Уключыць або выключыць | Дазваляе перайменаваць назву выхаднога гадзінніка. |
| Назва гадзінніка | — | Імя карыстальніцкага гадзінніка для Synopsis Design Constraints (SDC). |
| Пажаданая частата | — | Вызначае выхадную тактавую частату адпаведнага выхаднога тактавага порта, outclk[], у МГц. Значэнне па змаўчанні 100.0 МГц. Мінімальныя і максімальныя значэння залежаць ад выкарыстоўванага прылады. PLL чытае толькі лічбы ў першых шасці знаках пасля коскі. |
| Фактычная частата | — | Дазваляе выбраць фактычную выхадную тактавую частату са спісу дасягальных частот. Значэнне па змаўчанні - гэта найбольш блізкая да жаданай частата. |
| Адзінкі фазавага зруху | ps or ступені | Вызначае адзінку фазавага зруху для адпаведнага выхаднога тактавага порта,
outclk[], у пікасекундах (пс) або градусах. |
| Жаданы зрух фазы | — | Задае запытанае значэнне фазавага зруху. Значэнне па змаўчанні
0 пс. |
| Фактычны зрух фазы | — | Дазваляе выбраць фактычны зрух фазы са спісу дасягальных значэнняў зруху фазы. Значэнне па змаўчанні - гэта найбольш блізкі зрух фазы да жаданага. |
| Пажаданы працоўны цыкл | 0.0–100.0 | Задае запытанае значэнне для працоўнага цыклу. Значэнне па змаўчанні
50.0%. |
| Фактычны працоўны цыкл | — | Дазваляе выбраць фактычны працоўны цыкл са спісу дасягальных значэнняў працоўнага цыклу. Значэнне па змаўчанні - гэта найбольш блізкі працоўны цыкл да патрэбнага. |
| Множнік (М-лічыльнік)
(2) |
4–511 | Задае множнік М-лічыльніка.
Дапушчальны дыяпазон лічыльніка M складае 4–511. Аднак абмежаванні на мінімальную заканадаўчую частату PFD і максімальную дазволеную частату VCO абмяжоўваюць эфектыўны дыяпазон лічыльніка М да 4–160. |
| Каэфіцыент дзялення (N-лічыльнік) (2) | 1–511 | Задае каэфіцыент дзялення N-лічыльніка.
Дапушчальны дыяпазон лічыльніка N складае 1–511. Аднак абмежаванні на мінімальную заканадаўчую частату PFD абмяжоўваюць эфектыўны дыяпазон лічыльніка N да 1–80. |
| Каэфіцыент дзялення (С-лічыльнік) (2) | 1–511 | Задае каэфіцыент дзялення для выхаднога тактавага сігналу (C-лічыльнік). |
- Гэты параметр даступны толькі тады, калі выключана опцыя "Уключыць параметры гадзінніка фізічнага вываду".
- Гэты параметр даступны, толькі калі ўключана опцыя "Уключыць параметры гадзінніка фізічнага вываду".
Асноўныя параметры IOPLL IP – укладка «Настройкі».
Табліца 2. Асноўныя параметры IOPLL IP – Укладка налад
| Параметр | Юрыдычнае значэнне | Апісанне |
| Прадусталяваная прапускная здольнасць PLL | Нізкі, Сярэдні, або Высокі | Вызначае папярэднюю наладу прапускной здольнасці PLL. Выбар па змаўчанні
Нізкі. |
| Аўтаматычны скід PLL | Уключыць або выключыць | Аўтаматычны самаскід PLL пры страце блакіроўкі. |
| Стварыце другі ўвод clk 'refclk1' | Уключыць або выключыць | Уключыце, каб забяспечыць рэзервовы гадзіннік, далучаны да вашай PLL, які можа пераключацца з вашым зыходным эталонным гадзіннікам. |
| Другая апорная тактавая частата | — | Выбірае частату другога ўваходнага тактавага сігналу. Значэнне па змаўчанні 100.0 МГц. Мінімальнае і максімальнае значэнне залежыць ад выкарыстоўванай прылады. |
| Стварыце сігнал «active_clk», каб паказаць выкарыстоўваны ўваходны такт | Уключыць або выключыць | Уключыце, каб стварыць вывад activeclk. Вывад activeclk паказвае ўваходны такт, які выкарыстоўваецца PLL. Нізкі выхадны сігнал паказвае refclk, а высокі выхадны сігнал паказвае refclk1. |
| Стварыце сігнал "clkbad" для кожнага з уваходных тактаў | Уключыць або выключыць | Уключыце, каб стварыць два выхады clkbad, па адным для кожнага тактавага сігналу ўваходу. Нізкі выхадны сігнал паказвае, што гадзіннік працуе, а высокі выхадны сігнал паказвае, што гадзіннік не працуе. |
| Рэжым пераключэння | Аўтаматычнае пераключэнне, Ручное пераключэнне, або Аўтаматычнае пераключэнне з ручным перавызначэннем | Вызначае рэжым пераключэння для дызайнерскага прыкладання. IP падтрымлівае тры рэжыму пераключэння:
• Калі вы вылучыце Аўтаматычнае пераключэнне у рэжыме PLL схема кантралюе абраны эталонны такт. Калі адзін гадзіннік спыняецца, схема аўтаматычна пераключаецца на рэзервовы гадзіннік праз некалькі тактаў і абнаўляе сігналы стану, clkbad і activeclk. • Калі вы вылучыце Ручное пераключэнне рэжыме, калі сігнал кіравання, extswitch, змяняецца з лагічнага высокага на лагічны нізкі і застаецца нізкім на працягу як мінімум трох тактавых цыклаў, уваходны тактавы сігнал пераключаецца на іншы тактавы сігнал. Extswitch можа быць згенераваны з логікі ядра FPGA або ўваходнага кантакту. • Калі вы вылучыце Аўтаматычнае пераключэнне з ручным перавызначэннем рэжым, калі сігнал extswitch нізкі, ён адмяняе функцыю аўтаматычнага пераключэння. Пакуль extswitch застаецца нізкім, далейшае пераключэнне блакуецца. Каб выбраць гэты рэжым, вашы дзве крыніцы тактавага сігналу павінны быць запушчаны і частата двух тактаў не можа адрознівацца больш чым на 20%. Калі абодва тактавыя частоты не працуюць на аднолькавай частаце, але розніца ў іх перыядах знаходзіцца ў межах 20%, блок выяўлення страты тактавага сігналу можа выявіць страчаны тактавы сігнал. ФАПЧ, хутчэй за ўсё, выходзіць з блакіроўкі пасля пераключэння тактавага сігналу ФАПЧ, і ёй патрабуецца час, каб зноў заблакіравацца. |
| Затрымка пераключэння | 0–7 | Дадае пэўную колькасць затрымкі цыклу ў працэс пераключэння. Значэнне па змаўчанні - 0. |
| Доступ да выхаднога порта PLL LVDS_CLK/ LOADEN | Інваліды, Уключыць LVDS_CLK/ ЗАГРУЗІЦЬ 0, або
Уключыць LVDS_CLK/ ЗАГРУЗІЦЬ 0 & 1 |
Выберыце Уключыць LVDS_CLK/LOADEN 0 or Уключыць LVDS_CLK/ LOADEN 0 & 1 каб уключыць PLL lvds_clk або выхадны порт загрузкі. Уключае гэты параметр у выпадку, калі PLL падае блок LVDS SERDES са знешнім PLL.
Пры выкарыстанні партоў outclk уводу/вываду PLL з партамі LVDS, outclk[0..3] выкарыстоўваецца для партоў lvds_clk[0,1] і loaden[0,1], outclk4 можа выкарыстоўвацца для партоў corelk. |
| Уключыць доступ да выхаднога порта PLL DPA | Уключыць або выключыць | Уключыце, каб уключыць выхадны порт PLL DPA. |
| працяг... | ||
| Параметр | Юрыдычнае значэнне | Апісанне |
| Дазволіць доступ да знешняга выхаднога порта PLL | Уключыць або выключыць | Уключыце, каб уключыць выхадны порт знешняга тактавага сігналу PLL. |
| Вызначае, які outclk будзе выкарыстоўвацца ў якасці крыніцы extclk_out[0]. | C0 – C8 | Вызначае порт outclk, які будзе выкарыстоўвацца ў якасці крыніцы extclk_out[0]. |
| Вызначае, які outclk будзе выкарыстоўвацца ў якасці крыніцы extclk_out[1]. | C0 – C8 | Вызначае порт outclk, які будзе выкарыстоўвацца ў якасці крыніцы extclk_out[1]. |
Каскадная ўкладка
Табліца 3. Асноўныя параметры IOPLL IP – каскадная ўкладка3
| Параметр | Юрыдычнае значэнне | Апісанне |
| Стварыце "каскадны выходны" сігнал для злучэння з ніжэйстаячай сістэмай ФАПЧ | Уключыць або выключыць | Уключыце, каб стварыць порт cascade_out, які паказвае, што гэты PLL з'яўляецца крыніцай і злучаецца з пунктам прызначэння (ніжэйшым) PLL. |
| Вызначае, які outclk будзе выкарыстоўвацца ў якасці каскаднай крыніцы | 0–8 | Вызначае каскадную крыніцу. |
| Стварыце сігнал adjpllin або cclk для злучэння з PLL уверх | Уключыць або выключыць | Уключыце, каб стварыць порт уводу, які паказвае, што гэты PLL з'яўляецца пунктам прызначэння і злучаецца з крыніцай (уверх) PLL. |
Укладка дынамічнай рэканфігурацыі
Табліца 4. Асноўныя параметры IOPLL IP – Укладка дынамічнай рэканфігурацыі
| Параметр | Юрыдычнае значэнне | Апісанне |
| Уключыць дынамічную рэканфігурацыю PLL | Уключыць або выключыць | Уключыце ўключэнне дынамічнай рэканфігурацыі гэтага PLL (у спалучэнні з PLL Reconfig Intel FPGA IP core). |
| Уключыць доступ да партоў з дынамічным зрухам фазы | Уключыць або выключыць | Уключыце ўключэнне інтэрфейсу дынамічнага фазавага зруху з PLL. |
| Параметр генерацыі MIF (3) | Генераваць Новы MIF File, Дадайце канфігурацыю да існуючага MIF File, і Стварыць MIF File падчас генерацыі IP | Альбо стварыце новы .mif file які змяшчае бягучую канфігурацыю сістэмы PLL уводу/вываду, або дадаць гэтую канфігурацыю да існуючага .mif file. Вы можаце выкарыстоўваць гэты .mif file падчас дынамічнай рэканфігурацыі, каб пераналадзіць сістэму PLL уводу/вываду да яе бягучых параметраў. |
| Шлях да новага MIF file (4) | — | Увядзіце месцазнаходжанне і file назва новага .mif file быць створаным. |
| Шлях да існуючага MIF file (5) | — | Увядзіце месцазнаходжанне і file назва існуючага .mif file вы збіраецеся дадаць. |
| працяг... | ||
- Гэты параметр даступны, толькі калі ўключана опцыя «Уключыць дынамічную рэканфігурацыю PLL».
- Гэты параметр даступны толькі падчас стварэння новага MIF File абраны ў якасці MIF Generation
Варыянт.Параметр Юрыдычнае значэнне Апісанне Уключыць дынамічны зрух фазы для струменевай перадачы MIF (3) Уключыць або выключыць Уключыце, каб захаваць дынамічныя ўласцівасці фазавага зруху для рэканфігурацыі ФАПЧ. Выбар лічыльніка DPS (6) C0 – C8, Усе С, or M
Выбірае лічыльнік для дынамічнага зруху фазы. M - лічыльнік зваротнай сувязі, а C - лічыльнікі пасля шкалы. Колькасць дынамічных зрухаў фазы (6) 1–7 Выбірае колькасць крокаў фазавага зруху. Велічыня аднаго кроку зруху фазы роўная 1/8 перыяду VCO. Значэнне па змаўчанні 1. Дынамічны кірунак фазавага зруху (6) Пазітыўны or Адмоўны
Вызначае дынамічны кірунак фазавага зруху для захавання ў PLL MIF. - Гэты параметр даступны толькі пры даданні канфігурацыі ў існуючы MIF File абраны ў якасці параметра генерацыі MIF
Асноўныя параметры IOPLL IP – укладка «Дадатковыя параметры».
Табліца 5. Асноўныя параметры IOPLL IP – укладка «Дадатковыя параметры».
| Параметр | Юрыдычнае значэнне | Апісанне |
| Дадатковыя параметры | — | Адлюстроўвае табліцу фізічных налад PLL, якія будуць рэалізаваны на аснове вашага ўводу. |
Функцыянальнае апісанне
- I/O PLL - гэта сістэма кіравання частатой, якая генеруе выхадны такт, сінхранізуючы сябе з уваходным тактавым сігналам. ФАПЧ параўноўвае рознасць фаз паміж уваходным сігналам і выхадным сігналам абtagгенератар з электронным кіраваннем (VCO), а затым выконвае фазавую сінхранізацыю для падтрымання пастаяннага фазавага вугла (замыкання) на частаце ўваходнага або апорнага сігналу. Сінхранізацыя або ланцуг адмоўнай зваротнай сувязі сістэмы прымушае ФАПЧ быць фазавай аўтападстройкай.
- Вы можаце канфігураваць ФАПЧ як памнажальнікі частаты, дзельнікі, дэмадулятары, генератары сачэння або схемы аднаўлення тактавай частоты. Вы можаце выкарыстоўваць PLL для генерацыі стабільных частот, аднаўлення сігналаў з шумнага канала сувязі або размеркавання тактавых сігналаў па ўсёй канструкцыі.
Будаўнічыя блокі PLL
Асноўнымі блокамі сістэмы ФАПЧ уводу/вываду з'яўляюцца дэтэктар фазавай частаты (PFD), помпа зарада, контурны фільтр, VCO і лічыльнікі, такія як лічыльнік зваротнай сувязі (M), лічыльнік папярэдняй шкалы (N) і пост- лічыльнікі маштабу (C). Архітэктура PLL залежыць ад прылады, якую вы выкарыстоўваеце ў сваім дызайне.
Гэты параметр даступны, толькі калі ўключана опцыя «Уключыць дынамічны зрух фазы для плыні MIF».
Тыповая архітэктура PLL уводу/вываду
- Наступныя тэрміны звычайна выкарыстоўваюцца для апісання паводзін PLL:
Час блакіроўкі PLL — таксама вядомы як час атрымання PLL. Час блакіроўкі ФАПЧ - гэта час, неабходны ФАПЧ для дасягнення мэтавай частаты і суадносін фаз пасля ўключэння харчавання, пасля запраграмаванай змены выходнай частоты або пасля скіду ФАПЧ. Заўвага: праграмнае забеспячэнне для мадэлявання не мадэлюе рэалістычны час блакіроўкі PLL. Мадэляванне паказвае нерэальна хуткі час блакіроўкі. Фактычную спецыфікацыю часу блакіроўкі глядзіце ў табліцы дадзеных прылады. - Раздзяленне ФАПЧ — мінімальнае значэнне прырашчэння частоты ГУН ФАПЧ. Колькасць бітаў у лічыльніках M і N вызначае значэнне дазволу PLL.
- PLL sample rate — FREF sampчастата, неабходная для выканання карэкцыі фазы і частоты ў ФАПЧ. PLL sampстаўка fREF /N.
Блакаванне PLL
Блакіроўка ФАПЧ залежыць ад двух уваходных сігналаў у фазава-частотным дэтэктары. Сігнал блакіроўкі з'яўляецца асінхронным выхадам PLL. Колькасць цыклаў, неабходных для стробавання сігналу блакіроўкі, залежыць ад уваходнага тактавага сігналу ФАПЧ, які тактуе схему стробаванага замка. Падзяліце максімальны час блакіроўкі ФАПЧ на перыяд уваходнага тактавага сігналу ФАПЧ, каб вылічыць колькасць тактавых цыклаў, неабходных для стробавання сігналу блакіроўкі.
Рэжымы працы
Ядро IOPLL IP падтрымлівае шэсць розных рэжымаў зваротнай сувязі. Кожны рэжым дазваляе множанне і дзяленне тактавай частоты, зрух па фазе і праграмаванне працоўнага цыклу.
Выхадныя гадзіны
- IP-ядро IOPLL можа генераваць да дзевяці тактавых выхадных сігналаў. Згенераваныя тактавыя выхадныя сігналы тактуюць ядро або знешнія блокі па-за ядром.
- Вы можаце выкарыстоўваць сігнал скіду, каб скінуць значэнне выхаднога тактавага сігналу да 0 і адключыць выхадныя тактавыя сігналы PLL.
- Кожны выхадны такт мае набор запытаных налад, у якіх вы можаце задаць жаданыя значэнні выхадной частаты, фазавага зруху і працоўнага цыклу. Пажаданыя налады - гэта налады, якія вы хочаце рэалізаваць у сваім дызайне.
- Фактычныя значэнні частаты, фазавага зруху і працоўнага цыклу - гэта самыя блізкія налады (найлепшае прыбліжэнне жаданых налад), якія можна рэалізаваць у схеме ФАПЧ.
Пераключэнне эталоннага гадзінніка
Функцыя пераключэння эталоннага тактавага сігналу дазваляе ФАПЧ пераключацца паміж двума тактавымі сігналамі апорнага ўваходу. Выкарыстоўвайце гэту функцыю для рэзервавання тактавага сігналу або для даменнага прыкладання з падвойным тактавым сігналам, напрыклад, у сістэме. Сістэма можа ўключыць дадатковыя гадзіны, калі асноўныя гадзіны перастаюць працаваць.
Выкарыстоўваючы функцыю пераключэння эталоннага тактавага сігналу, вы можаце задаць частату для другога тактавага сігналу ўваходу, а таксама выбраць рэжым і затрымку для пераключэння.
Блок выяўлення страты тактавага сігналу і пераключэння эталоннага тактавага сігналу мае наступныя функцыі:
- Кантралюе стан эталоннага гадзінніка. Калі эталонны гадзіннік не працуе, гадзіннік аўтаматычна пераключаецца на рэзервовую крыніцу ўваходнага сігналу. Гадзіннік абнаўляе стан сігналаў clkbad і activeclk, каб папярэдзіць аб падзеі.
- Пераключае эталонны гадзіннік наперад і назад паміж дзвюма рознымі частотамі. Выкарыстоўвайце сігнал extswitch, каб уручную кіраваць дзеяннем пераключальніка. Пасля пераключэння PLL можа часова страціць блакіроўку і прайсці працэс разліку.
Каскад PLL-PLL
Калі ў вашай канструкцыі вы каскадуеце сістэмы ФАПЧ, крыніца (уверх) ФАПЧ павінна мець наладу нізкай прапускной здольнасці, у той час як ФАПЧ пункта прызначэння (уніз па плыні) павінна мець наладу высокай прапускной здольнасці. Падчас каскаднага падключэння выхад крыніцы ФАПЧ служыць эталонным тактавым сігналам (уваходам) ФАПЧ прызначэння. Налады прапускной здольнасці каскадных PLL павінны адрознівацца. Калі налады прапускной здольнасці каскадных ФАПЧ аднолькавыя, каскадныя ФАПЧ могуць amplify фазавы шум на пэўных частотах. Уваходная крыніца тактавага сігналу adjpllin выкарыстоўваецца для ўзаемакаскаднага злучэння паміж дробавымі схемамі ФАПЧ, якія паддаюцца разрыву.
Парты
Табліца 6. Асноўныя IP-парты IOPLL
| Параметр | Тып | Стан | Апісанне |
| refclk | Увод | абавязковы | Крыніца эталоннага тактавага сігналу, якая кіруе сістэмай PLL уводу/вываду. |
| першы | Увод | абавязковы | Порт асінхроннага скіду для выхадных гадзіннікаў. Уключыце гэты порт у высокі ўзровень, каб скінуць усе выхадныя тактавыя частоты да значэння 0. Вы павінны падключыць гэты порт да сігналу кіравання карыстальнікам. |
| fbclk | Увод | Дадаткова | Уваходны порт знешняй зваротнай сувязі для PLL уводу/вываду.
Ядро IOPLL IP стварае гэты порт, калі PLL уводу/вываду працуе ў рэжыме знешняй зваротнай сувязі або ў рэжыме буфера з нулявой затрымкай. Каб завяршыць цыкл зваротнай сувязі, злучэнне на ўзроўні платы павінна злучыць порт fbclk і выхадны порт знешняга тактавага сігналу сістэмы ўводу/вываду PLL. |
| fboutclk | Выхад | Дадаткова | Порт, які сілкуе порт fbclk праз мімічную схему.
Порт fboutclk даступны, толькі калі сістэма PLL уводу/вываду знаходзіцца ў рэжыме знешняй зваротнай сувязі. |
| zdbfbclk | Двунакіраваны | Дадаткова | Двунакіраваны порт, які падключаецца да імітацыйнай схемы. Гэты порт павінен падключацца да двухнакіраванага кантакту, які размешчаны на спецыяльным выхадным штыфты станоўчай зваротнай сувязі сістэмы ўводу/вываду PLL.
Порт zdbfbclk даступны, толькі калі сістэма PLL уводу/вываду знаходзіцца ў рэжыме буфера без затрымкі. Каб пазбегнуць адлюстравання сігналу пры выкарыстанні рэжыму буфера з нулявой затрымкай, не размяшчайце рыскі платы на двунакіраваным выснове ўводу/вываду. |
| заблакаваны | Выхад | Дадаткова | Ядро IOPLL IP забяспечвае высокі ўзровень гэтага порта, калі PLL атрымлівае блакіроўку. Порт застаецца высокім, пакуль IOPLL заблакаваны. ФАПЧ уводу/вываду сцвярджае, што порт заблакаваны, калі фазы і частоты апорнага тактавага сігналу і тактавага сігналу зваротнай сувязі з'яўляюцца аднолькавымі |
| працяг... | |||
| Параметр | Тып | Стан | Апісанне |
| такое ж або ў межах допуску ланцуга замка. Калі розніца паміж двума тактавымі сігналамі перавышае допуск схемы блакіроўкі, сістэма ФАПЧ уводу/вываду губляе блакіроўку. | |||
| refclk1 | Увод | Дадаткова | Другая эталонная крыніца тактавага сігналу, якая кіруе сістэмай PLL уводу/вываду для функцыі пераключэння тактавага сігналу. |
| выключальнік | Увод | Дадаткова | Каб пераключыць гадзіннік уручную, усталюйце нізкі ўзровень сігналу extswitch (1'b0) мінімум на 3 такты. |
| activeclk | Выхад | Дадаткова | Выхадны сігнал, які паказвае, якая крыніца апорнага тактавага сігналу выкарыстоўваецца сістэмай PLL уводу/вываду. |
| кепска | Выхад | Дадаткова | Выхадны сігнал, які паказвае стан крыніцы эталоннага тактавага сігналу, добры ці дрэнны. |
| каскад_выхад | Выхад | Дадаткова | Выхадны сігнал, які падаецца ў ніжні ўвод-вывад PLL. |
| прысл | Увод | Дадаткова | Уваходны сігнал, які паступае з сістэмы ФАПЧ уводу/вываду ўверх. |
| outclk_[] | Выхад | Дадаткова | Выхад тактавага сігналу з PLL уводу/вываду. |
Архіў кіраўніцтва карыстальніка IOPLL Intel FPGA IP Core
Калі версія ядра IP адсутнічае ў спісе, прымяняецца кіраўніцтва карыстальніка для папярэдняй версіі ядра IP
| Версія IP Core | Кіраўніцтва карыстальніка |
| 17.0 | Кіраўніцтва карыстальніка IP Core Altera I/O Phase-Locked Loop (Altera IOPLL). |
| 16.1 | Кіраўніцтва карыстальніка IP Core Altera I/O Phase-Locked Loop (Altera IOPLL). |
| 16.0 | Кіраўніцтва карыстальніка IP Core Altera I/O Phase-Locked Loop (Altera IOPLL). |
| 15.0 | Кіраўніцтва карыстальніка IP Core Altera I/O Phase-Locked Loop (Altera IOPLL). |
Гісторыя версій дакумента для IOPLL Intel FPGA IP Core Кіраўніцтва карыстальніка
| Версія дакумента | Intel Quartus® Першая версія | Змены |
| 2019.06.24 | 18.1 | Абноўлена апісанне спецыяльных уваходаў гадзінніка ў Тыповая архітэктура PLL уводу/вываду дыяграма. |
| 2019.01.03 | 18.1 | • Абноўлены Доступ да выхаднога порта PLL LVDS_CLK/LOADEN
параметр у ст Асноўныя параметры IOPLL IP – укладка «Настройкі». стол. • Абноўлена апісанне порта zdbfbclk у Асноўныя IP-парты IOPLL стол. |
| 2018.09.28 | 18.1 | • Выпраўлена апісанне для extswitch у Асноўныя IP-парты IOPLL
стол. • Перайменаваны наступныя IP-ядры ў адпаведнасці з рэбрэндынгам Intel: — Зменена IP-ядро Altera IOPLL на IP-ядро Intel FPGA IOPLL. — Ядро Altera PLL Reconfig IP зменена на ядро PLL Reconfig Intel FPGA IP. — Зменена ядро Arria 10 FPLL IP на ядро fPLL Intel Arria 10/Cyclone 10 FPGA IP. |
| Дата | Версія | Змены |
| Чэрвень 2017 г | 2017.06.16 | • Дададзена падтрымка прылад Intel Cyclone 10 GX.
• Рэбрэндынг Intel. |
| снежань 2016 г | 2016.12.05 | Абноўлена апісанне першага порта ядра IP. |
| Чэрвень 2016 г | 2016.06.23 | • Абноўленыя асноўныя параметры IP - табліца ўкладак налад.
— Абноўлена апісанне для ручнога пераключэння і аўтаматычнага пераключэння з ручным перавызначэннем параметраў. Сігнал кіравання пераключэннем гадзінніка актыўны нізкі. — Абноўлена апісанне параметра затрымкі пераключэння. • Вызначаныя лічыльнікі M і C для параметра выбару лічыльніка DPS у асноўных параметрах IP - табліца ўкладак дынамічнай рэканфігурацыі. • Зменена назва порта пераключэння тактавага сігналу з clkswitch на extswitch на тыповай схеме архітэктуры PLL уводу/вываду. |
| травень 2016 г | 2016.05.02 | Абноўленыя асноўныя параметры IP - табліца ўкладак дынамічнай рэканфігурацыі. |
| травень 2015 г | 2015.05.04 | Абноўлена апісанне для параметра Enable access to PLL LVDS_CLK/LOADEN port output in IP Core Parameters – Tablica Settings. Дададзена спасылка на табліцу Інтэрфейс сігналаў паміж Altera IOPLL і Altera LVDS SERDES IP Cores у раздзеле «Увод-вывад» і «Высакахуткасны ўвод-вывад» у раздзеле «Прылады Arria 10». |
| Жнівень 2014 | 2014.08.18 | Першапачатковы выпуск. |
Дакументы / Рэсурсы
 |
intel UG-01155 IOPLL FPGA IP Core [pdfКіраўніцтва карыстальніка UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core |
