Intel UG-01155 IOPLL FPGA IP kodols
Atjaunināts Intel® Quartus® Prime Design Suite: 18.1
IOPLL Intel® FPGA IP Core lietotāja rokasgrāmata
IOPLL Intel® FPGA IP kodols ļauj konfigurēt Intel Arria® 10 un Intel Cyclone® 10 GX I/O PLL iestatījumus.
IOPLL IP kodols atbalsta šādas funkcijas:
- Atbalsta sešus dažādus pulksteņa atgriezeniskās saites režīmus: tiešo, ārējo atgriezenisko saiti, parasto, avota sinhrono, nulles aizkaves buferi un LVDS režīmu.
- Ģenerē līdz pat deviņiem pulksteņa izejas signāliem Intel Arria 10 un Intel CycloneM 10 GX ierīcēm.
- Pārslēdzas starp diviem atsauces ievades pulksteņiem.
- Atbalsta blakus esošo PLL (adjpllin) ievadi, lai izveidotu savienojumu ar augšupējo PLL PLL kaskādes režīmā.
- Ģenerē atmiņas inicializāciju File (.mif) un ļauj veikt PLL dynamicV pārkonfigurāciju.
- Atbalsta PLL dinamisko fāzes nobīdi.
Saistītā informācija
- Ievads Intel FPGA IP kodolos
Sniedz plašāku informāciju par Intel FPGA IP kodoliem un parametru redaktoru. - Darbības režīmi 9. lpp
- Izvades pulksteņi 10. lpp
- Atsauce Pulksteņa pārslēgšana 10. lpp
- Kaskāde no PLL uz PLL 11. lpp
- IOPLL Intel FPGA IP Core lietotāja rokasgrāmatas arhīvi 12. lpp
Nodrošina lietotāja rokasgrāmatu sarakstu iepriekšējām IOPLL Intel FPGA IP kodola versijām.
Ierīču ģimenes atbalsts
IOPLL IP kodols atbalsta tikai Intel Arria 10 un Intel Cyclone 10 GX ierīču saimes.
IOPLL IP pamatparametri
IOPLL IP pamata parametru redaktors parādās IP kataloga PLL kategorijā.
| Parametrs | Juridiskā vērtība | Apraksts |
| Ierīču ģimene | Intel Arria 10, Intel
Ciklons 10 GX |
Norāda ierīču saimi. |
| Komponents | — | Norāda mērķa ierīci. |
| Ātruma pakāpe | — | Norāda mērķa ierīces ātruma pakāpi. |
| PLL režīms | Vesels skaitlis-N PLL | Norāda režīmu, kas tiek izmantots IOPLL IP kodolam. Vienīgā likumīgā izvēle ir Vesels skaitlis-N PLL. Ja jums ir nepieciešams daļējs PLL, jums ir jāizmanto fPLL Intel Arria 10/Cyclone 10 FPGA IP kodols. |
| Atsauces pulksteņa frekvence | — | Norāda ievades pulksteņa, refclk, ievades frekvenci MHz. Noklusējuma vērtība ir 100.0 MHz. Minimālā un maksimālā vērtība ir atkarīga no izvēlētās ierīces. |
| Iespējot bloķēto izvades portu | Ieslēgt vai Izslēgt | Ieslēdziet, lai iespējotu bloķēto portu. |
| Iespējot fiziskās izvades pulksteņa parametrus | Ieslēgt vai Izslēgt | Ieslēdziet, lai ievadītu fiziskos PLL skaitītāja parametrus, nevis norādītu vēlamo izejas pulksteņa frekvenci. |
| Darbības režīms | tiešā veidā, ārējā atgriezeniskā saite, normāli, avots sinhrons, nulles aizkaves buferis, vai lvds | Norāda PLL darbību. Noklusējuma darbība ir tiešā veidā
režīmā. • Ja izvēlaties tiešā veidā režīmā PLL samazina atgriezeniskās saites ceļa garumu, lai radītu mazāko iespējamo nervozitāti PLL izejā. PLL iekšējā pulksteņa un ārējā pulksteņa izejas ir fāzes nobīdes attiecībā pret PLL pulksteņa ieeju. Šajā režīmā PLL nekompensē nevienu pulksteņu tīklu. • Ja izvēlaties normāli režīmā, PLL kompensē iekšējā pulksteņa tīkla aizkavi, ko izmanto pulksteņa izeja. Ja PLL tiek izmantots arī ārējā pulksteņa izejas kontakta vadīšanai, notiek atbilstoša signāla fāzes nobīde uz izejas kontakta. • Ja izvēlaties avots sinhrons režīmā pulksteņa aizkave no kontakta uz I/O ievades reģistru atbilst datu aizkavei no kontakta uz I/O ievades reģistru. • Ja izvēlaties ārējā atgriezeniskā saite režīmā, jums ir jāpievieno fbclk ievades ports ar ievades tapu. Plates līmeņa savienojumam ir jāpievieno gan ievades tapa, gan ārējā pulksteņa izejas ports fboutclk. Fbclk ports ir saskaņots ar ievades pulksteni. • Ja izvēlaties nulles aizkaves buferis režīmā PLL ir jābaro ārējā pulksteņa izvades tapa un jākompensē šī kontakta radītā aizkave. Uz tapas novērotais signāls tiek sinhronizēts ar ievades pulksteni. PLL pulksteņa izeja tiek savienota ar altbidir portu un vada zdbfbclk kā izvades portu. Ja PLL vada arī iekšējo pulksteņu tīklu, notiek attiecīgā tīkla fāzes nobīde. • Ja izvēlaties lvds režīmā iekšējā SERDES uztveršanas reģistrā tiek saglabātas tādas pašas datu un pulksteņa laika attiecības. Režīms kompensē aizkavi LVDS pulksteņa tīklā un starp datu tapu un pulksteņa ievades tapu uz SERDES uztveršanas reģistra ceļiem. |
| Pulksteņu skaits | 1–9 | Norāda katrai ierīcei nepieciešamo izvades pulksteņu skaitu PLL dizainā. Pieprasītie izejas frekvences, fāzes nobīdes un darba cikla iestatījumi tiek parādīti, pamatojoties uz atlasīto pulksteņu skaitu. |
| Norādiet VCO frekvenci | Ieslēgt vai Izslēgt | Ļauj ierobežot VCO frekvenci līdz norādītajai vērtībai. Tas ir noderīgi, veidojot PLL LVDS ārējam režīmam vai ja ir nepieciešams noteikts dinamiskas fāzes nobīdes soļa lielums. |
| turpinājums… | ||
| Parametrs | Juridiskā vērtība | Apraksts |
| VCO frekvence (1) | — | • Kad Iespējot fiziskās izvades pulksteņa parametrus ir ieslēgts — parāda VCO frekvenci, pamatojoties uz vērtībām Atsauces pulksteņa frekvence, Reizināšanas koeficients (M skaitītājs), un Dalīšanas koeficients (N skaitītājs).
• Kad Iespējot fiziskās izvades pulksteņa parametrus ir izslēgts — ļauj norādīt pieprasīto VCO frekvences vērtību. Noklusējuma vērtība ir 600.0 MHz. |
| Piešķiriet pulkstenim globālo nosaukumu | Ieslēgt vai Izslēgt | Ļauj pārdēvēt izvades pulksteņa nosaukumu. |
| Pulksteņa nosaukums | — | Lietotāja pulksteņa nosaukums kopsavilkuma dizaina ierobežojumiem (SDC). |
| Vēlamā frekvence | — | Norāda attiecīgā izejas pulksteņa porta outclk [] izejas takts frekvenci MHz. Noklusējuma vērtība ir 100.0 MHz. Minimālās un maksimālās vērtības ir atkarīgas no izmantotās ierīces. PLL nolasa ciparus tikai pirmajās sešās zīmēs aiz komata. |
| Faktiskā frekvence | — | Ļauj izvēlēties faktisko izejas pulksteņa frekvenci no sasniedzamo frekvenču saraksta. Noklusējuma vērtība ir vēlamajai frekvencei tuvākā sasniedzamā frekvence. |
| Fāzes maiņas vienības | ps or grādiem | Norāda fāzes nobīdes vienību atbilstošajam izejas pulksteņa portam,
outclk[], pikosekundēs (ps) vai grādos. |
| Vēlamā fāzes maiņa | — | Norāda pieprasīto fāzes nobīdes vērtību. Noklusējuma vērtība ir
0 ps. |
| Faktiskā fāzes maiņa | — | Ļauj izvēlēties faktisko fāzes nobīdi no sasniedzamo fāzes nobīdes vērtību saraksta. Noklusējuma vērtība ir tuvākā sasniedzamā fāzes nobīde vēlamajai fāzes nobīdei. |
| Vēlamais darba cikls | 0.0–100.0 | Norāda pieprasīto darba cikla vērtību. Noklusējuma vērtība ir
50.0%. |
| Faktiskais darba cikls | — | Ļauj atlasīt faktisko darba ciklu no sasniedzamo darba cikla vērtību saraksta. Noklusējuma vērtība ir vēlamajam darba ciklam tuvākais sasniedzamais darba cikls. |
| Reizināšanas koeficients (M skaitītājs)
(2) |
4–511 | Norāda M skaitītāja reizināšanas koeficientu.
M skaitītāja likumīgais diapazons ir 4–511. Tomēr minimālās likumīgās PFD frekvences un maksimālās likumīgās VCO frekvences ierobežojumi ierobežo efektīvo M skaitītāja diapazonu līdz 4–160. |
| Dalīšanas koeficients (N skaitītājs) (2) | 1–511 | Norāda N-skaitītāja dalīšanas koeficientu.
N skaitītāja likumīgais diapazons ir 1–511. Tomēr minimālās likumīgās PFD frekvences ierobežojumi ierobežo N skaitītāja efektīvo diapazonu līdz 1–80. |
| Dalīšanas koeficients (C skaitītājs) (2) | 1–511 | Norāda izvades pulksteņa dalīšanas koeficientu (C-skaitītājs). |
- Šis parametrs ir pieejams tikai tad, ja ir izslēgta opcija Iespējot fiziskās izvades pulksteņa parametrus.
- Šis parametrs ir pieejams tikai tad, ja ir ieslēgta opcija Iespējot fiziskās izvades pulksteņa parametrus.
IOPLL IP pamatparametri — cilne Iestatījumi
2. tabula. IOPLL IP pamatparametri – Iestatījumu cilne
| Parametrs | Juridiskā vērtība | Apraksts |
| PLL joslas platuma iepriekš iestatīts | Zems, Vidēja, vai Augsts | Norāda iepriekš iestatīto PLL joslas platuma iestatījumu. Noklusējuma izvēle ir
Zems. |
| PLL automātiskā atiestatīšana | Ieslēgt vai Izslēgt | Automātiski pats atiestata PLL, ja tiek zaudēta bloķēšana. |
| Izveidojiet otru ievadi clk 'refclk1' | Ieslēgt vai Izslēgt | Ieslēdziet, lai nodrošinātu jūsu PLL pievienotu rezerves pulksteni, kas var pārslēgties ar jūsu sākotnējo atsauces pulksteni. |
| Otrā atsauces pulksteņa frekvence | — | Atlasa otrā ieejas pulksteņa signāla frekvenci. Noklusējuma vērtība ir 100.0 MHz. Minimālā un maksimālā vērtība ir atkarīga no izmantotās ierīces. |
| Izveidojiet signālu “active_clk”, lai norādītu izmantoto ievades pulksteni | Ieslēgt vai Izslēgt | Ieslēdziet, lai izveidotu Activeclk izvadi. Activeclk izvade norāda ievades pulksteni, ko izmanto PLL. Izejas signāls zems norāda refclk un izejas signāls augsts norāda refclk1. |
| Izveidojiet “clkbad” signālu katram ieejas pulksteņam | Ieslēgt vai Izslēgt | Ieslēdziet, lai izveidotu divus clkbad izvadus, vienu katram ievades pulkstenim. Zems izejas signāls norāda, ka pulkstenis darbojas, un augsts izejas signāls norāda, ka pulkstenis nedarbojas. |
| Pārslēgšanās režīms | Automātiska pārslēgšanās, Manuāla pārslēgšanās, vai Automātiska pārslēgšanās ar manuālu ignorēšanu | Norāda pārslēgšanās režīmu dizaina lietojumam. IP atbalsta trīs pārslēgšanās režīmus:
• Ja izvēlaties Automātiska pārslēgšanās režīmā PLL shēma uzrauga izvēlēto atsauces pulksteni. Ja viens pulkstenis apstājas, ķēde dažos pulksteņa ciklos automātiski pārslēdzas uz rezerves pulksteni un atjaunina statusa signālus, clkbad un activeclk. • Ja izvēlaties Manuāla pārslēgšanās režīmā, kad vadības signāls, extswitch, mainās no loģikas augsta uz loģikas zemu un paliek zems vismaz trīs pulksteņa ciklus, ieejas pulkstenis pārslēdzas uz otru pulksteni. Extswitch var ģenerēt no FPGA kodola loģikas vai ievades tapas. • Ja izvēlaties Automātiska pārslēgšanās ar manuālu ignorēšanu režīmā, kad extswitch signāls ir zems, tas ignorē automātiskās slēdža funkciju. Kamēr extswitch paliek zems, turpmākā pārslēgšanās darbība tiek bloķēta. Lai izvēlētos šo režīmu, ir jādarbojas diviem pulksteņu avotiem un abu pulksteņu frekvences nedrīkst atšķirties par vairāk kā 20%. Ja abi pulksteņi neatrodas vienā frekvencē, bet to perioda starpība ir 20% robežās, pulksteņa zuduma noteikšanas bloks var noteikt zaudēto pulksteni. Visticamāk, PLL pēc PLL pulksteņa ieejas pārslēgšanas izkrīt no bloķēšanas, un tam ir nepieciešams laiks, lai to atkal bloķētu. |
| Pārslēgšanās aizkave | 0–7 | Pārslēgšanās procesam pievieno noteiktu cikla aizkavi. Noklusējuma vērtība ir 0. |
| Piekļuve PLL LVDS_CLK/ LOADEN izvades portam | Atspējots, Iespējot LVDS_CLK/ IESLODĒT 0, vai
Iespējot LVDS_CLK/ LOADEN 0 & 1 |
Izvēlieties Iespējot LVDS_CLK/LOADEN 0 or Iespējot LVDS_CLK/ LOADEN 0 un 1 lai iespējotu PLL lvds_clk vai loaden izvades portu. Iespējo šo parametru, ja PLL ievada LVDS SERDES bloku ar ārēju PLL.
Izmantojot I/O PLL outclk portus ar LVDS portiem, outclk[0..3] tiek izmantoti lvds_clk[0,1] un loaden[0,1] portiem, outclk4 var izmantot coreclk portiem. |
| Iespējot piekļuvi PLL DPA izvades portam | Ieslēgt vai Izslēgt | Ieslēdziet, lai iespējotu PLL DPA izvades portu. |
| turpinājums… | ||
| Parametrs | Juridiskā vērtība | Apraksts |
| Iespējot piekļuvi PLL ārējā pulksteņa izvades portam | Ieslēgt vai Izslēgt | Ieslēdziet, lai iespējotu PLL ārējā pulksteņa izvades portu. |
| Norāda, kuru outclk izmantot kā extclk_out[0] avotu | C0 – C8 | Norāda outclk portu, kas jāizmanto kā extclk_out[0] avots. |
| Norāda, kuru outclk izmantot kā extclk_out[1] avotu | C0 – C8 | Norāda outclk portu, kas jāizmanto kā extclk_out[1] avots. |
Kaskādes cilne
3. tabula. IOPLL IP pamatparametri – Cascading Tab3
| Parametrs | Juridiskā vērtība | Apraksts |
| Izveidojiet “kaskādes izejas” signālu, lai izveidotu savienojumu ar pakārtoto PLL | Ieslēgt vai Izslēgt | Ieslēdziet, lai izveidotu cascade_out portu, kas norāda, ka šis PLL ir avots un savienojas ar galamērķa (pakārtoto) PLL. |
| Norāda, kuru outclk izmantot kā kaskādes avotu | 0–8 | Norāda kaskādes avotu. |
| Izveidojiet adjpllin vai cclk signālu, lai izveidotu savienojumu ar augšupējo PLL | Ieslēgt vai Izslēgt | Ieslēdziet, lai izveidotu ievades portu, kas norāda, ka šis PLL ir galamērķis un savienojas ar avota (augšupstraumes) PLL. |
Cilne Dinamiskā pārkonfigurācija
4. tabula. IOPLL IP pamatparametri — cilne Dinamiskā pārkonfigurācija
| Parametrs | Juridiskā vērtība | Apraksts |
| Iespējot PLL dinamisko pārkonfigurāciju | Ieslēgt vai Izslēgt | Ieslēdziet šī PLL dinamisko pārkonfigurēšanu (kopā ar PLL Reconfig Intel FPGA IP kodolu). |
| Iespējot piekļuvi dinamiskiem fāzes maiņas portiem | Ieslēgt vai Izslēgt | Ieslēdziet dinamiskās fāzes nobīdes saskarnes iespējošanu ar PLL. |
| MIF ģenerēšanas iespēja (3) | Ģenerēt Jauns MIF File, Pievienojiet konfigurāciju esošajai MIF File, un Izveidot MIF File IP ģenerēšanas laikā | Izveidojiet jaunu .mif file kas satur pašreizējo I/O PLL konfigurāciju, vai pievienojiet šo konfigurāciju esošam .mif file. Varat izmantot šo .mif file dinamiskās pārkonfigurācijas laikā, lai pārkonfigurētu I/O PLL tā pašreizējiem iestatījumiem. |
| Ceļš uz jauno MIF file (4) | — | Ievadiet atrašanās vietu un file jaunā .mif nosaukums file jāizveido. |
| Ceļš uz esošo MIF file (5) | — | Ievadiet atrašanās vietu un file esošā .mif nosaukums file jūs plānojat pievienot. |
| turpinājums… | ||
- Šis parametrs ir pieejams tikai tad, ja ir ieslēgta opcija Iespējot PLL dinamisko pārkonfigurāciju.
- Šis parametrs ir pieejams tikai tad, ja tiek ģenerēts jauns MIF File ir atlasīts kā MIF ģenerēšana
Opcija.Parametrs Juridiskā vērtība Apraksts Iespējot dinamisko fāzes nobīdi MIF straumēšanai (3) Ieslēgt vai Izslēgt Ieslēdziet, lai saglabātu dinamiskās fāzes nobīdes rekvizītus PLL pārkonfigurācijai. DPS skaitītāja izvēle (6) C0–C8, Visi C, or M
Atlasa skaitītāju, kuram jāveic dinamiska fāzes nobīde. M ir atgriezeniskās saites skaitītājs un C ir pēc skalas skaitītāji. Dinamiskās fāzes maiņu skaits (6) 1–7 Atlasa fāzes nobīdes soļu skaitu. Vienas fāzes nobīdes pieauguma lielums ir vienāds ar 1/8 no VCO perioda. Noklusējuma vērtība ir 1. Dinamiskais fāzes maiņas virziens (6) Pozitīvi or Negatīvs
Nosaka dinamisko fāzes nobīdes virzienu, kas jāsaglabā PLL MIF. - Šis parametrs ir pieejams tikai tad, ja esošajai MIF pievieno konfigurāciju File ir atlasīts kā MIF ģenerēšanas opcija
IOPLL IP pamatparametri — cilne Papildu parametri
5. tabula. IOPLL IP pamatparametri — cilne Papildu parametri
| Parametrs | Juridiskā vērtība | Apraksts |
| Papildu parametri | — | Parāda fizisko PLL iestatījumu tabulu, kas tiks ieviesta, pamatojoties uz jūsu ievadīto informāciju. |
Funkcionālais apraksts
- I/O PLL ir frekvences kontroles sistēma, kas ģenerē izejas pulksteni, sinhronizējot sevi ar ieejas pulksteni. PLL salīdzina fāzes starpību starp ieejas signālu un tilpuma izejas signālutage-vadāms oscilators (VCO) un pēc tam veic fāzes sinhronizāciju, lai uzturētu nemainīgu fāzes leņķi (bloķēšanu) ieejas vai atsauces signāla frekvencē. Sistēmas sinhronizācijas vai negatīvās atgriezeniskās saites cilpa liek PLL būt fāzes bloķētam.
- Varat konfigurēt PLL kā frekvences reizinātājus, dalītājus, demodulatorus, izsekošanas ģeneratorus vai pulksteņa atkopšanas shēmas. Varat izmantot PLL, lai ģenerētu stabilas frekvences, atgūtu signālus no trokšņaina sakaru kanāla vai izplatītu pulksteņa signālus visā dizainā.
PLL celtniecības bloki
Galvenie I/O PLL bloki ir fāzes frekvences detektors (PFD), uzlādes sūknis, cilpas filtrs, VCO un skaitītāji, piemēram, atgriezeniskās saites skaitītājs (M), pirmsskalas skaitītājs (N) un pēcapstrādes skaitītājs. mēroga skaitītāji (C). PLL arhitektūra ir atkarīga no ierīces, kuru izmantojat savā dizainā.
Šis parametrs ir pieejams tikai tad, ja ir ieslēgta opcija Enable Dynamic Phase Shift for MIF Streaming.
Tipiska I/O PLL arhitektūra
- Lai aprakstītu PLL uzvedību, parasti tiek izmantoti šādi termini:
PLL bloķēšanas laiks — zināms arī kā PLL iegūšanas laiks. PLL bloķēšanas laiks ir laiks, kurā PLL sasniedz mērķa frekvences un fāzes attiecības pēc ieslēgšanas, pēc ieprogrammētas izejas frekvences maiņas vai pēc PLL atiestatīšanas. Piezīme. Simulācijas programmatūra nemodelē reālu PLL bloķēšanas laiku. Simulācija parāda nereāli ātru bloķēšanas laiku. Faktisko bloķēšanas laika specifikāciju skatiet ierīces datu lapā. - PLL izšķirtspēja — PLL VCO minimālā frekvences pieauguma vērtība. Bitu skaits M un N skaitītājos nosaka PLL izšķirtspējas vērtību.
- PLL sample likme — FREF samplinga frekvence, kas nepieciešama, lai veiktu fāzes un frekvences korekciju PLL. PLL sample likme ir fREF /N.
PLL slēdzene
PLL bloķēšana ir atkarīga no diviem ieejas signāliem fāzes frekvences detektorā. Bloķēšanas signāls ir PLL asinhrona izeja. Ciklu skaits, kas nepieciešams, lai bloķētu bloķēšanas signālu, ir atkarīgs no PLL ieejas pulksteņa, kas aktivizē bloķēšanas shēmu. Sadaliet maksimālo PLL bloķēšanas laiku ar PLL ievades pulksteņa periodu, lai aprēķinātu pulksteņa ciklu skaitu, kas nepieciešams bloķēšanas signāla bloķēšanai.
Darbības režīmi
IOPLL IP kodols atbalsta sešus dažādus pulksteņa atgriezeniskās saites režīmus. Katrs režīms nodrošina pulksteņa reizināšanu un dalīšanu, fāzes nobīdi un darba cikla programmēšanu.
Izvades pulksteņi
- IOPLL IP kodols var ģenerēt līdz deviņiem pulksteņa izejas signāliem. Ģenerētie pulksteņa izejas signāli fiksē kodolu vai ārējos blokus ārpus kodola.
- Varat izmantot atiestatīšanas signālu, lai atiestatītu izejas pulksteņa vērtību uz 0 un atspējotu PLL izejas pulksteņus.
- Katram izejas pulkstenim ir pieprasīto iestatījumu kopa, kurā varat norādīt vajadzīgās vērtības izejas frekvencei, fāzes nobīdei un darba ciklam. Vēlamie iestatījumi ir iestatījumi, kurus vēlaties ieviest savā dizainā.
- Faktiskās frekvences, fāzes nobīdes un darba cikla vērtības ir tuvākie iestatījumi (labākais aptuvenais no vēlamajiem iestatījumiem), ko var ieviest PLL ķēdē.
Atsauces pulksteņa pārslēgšana
Atsauces pulksteņa pārslēgšanas funkcija ļauj PLL pārslēgties starp diviem atsauces ievades pulksteņiem. Izmantojiet šo funkciju pulksteņa dublēšanai vai divu pulksteņu domēna lietojumprogrammai, piemēram, sistēmā. Sistēma var ieslēgt lieku pulksteni, ja primārais pulkstenis pārstāj darboties.
Izmantojot atsauces pulksteņa pārslēgšanās funkciju, varat norādīt otrā ieejas pulksteņa frekvenci un izvēlēties pārslēgšanas režīmu un aizkavi.
Pulksteņa zuduma noteikšanas un atsauces pulksteņa pārslēgšanas blokam ir šādas funkcijas:
- Pārrauga atsauces pulksteņa statusu. Ja atsauces pulkstenis neizdodas, pulkstenis automātiski pārslēdzas uz rezerves pulksteņa ievades avotu. Pulkstenis atjaunina clkbad un activeclk signālu statusu, lai brīdinātu par notikumu.
- Pārslēdz atsauces pulksteni uz priekšu un atpakaļ starp divām dažādām frekvencēm. Izmantojiet extswitch signālu, lai manuāli kontrolētu slēdža darbību. Pēc pārslēgšanās PLL var īslaicīgi zaudēt bloķēšanu un iziet aprēķina procesu.
Kaskāde no PLL uz PLL
Ja savā dizainā kaskādējat PLL, avota (augšupstraumes) PLL ir jābūt zemjoslas platuma iestatījumam, savukārt galamērķa (lejupstraumes) PLL ir jābūt lielajoslas platuma iestatījumam. Kaskādes laikā avota PLL izeja kalpo kā mērķa PLL atsauces pulkstenis (ieeja). Kaskādes PLL joslas platuma iestatījumiem ir jābūt atšķirīgiem. Ja kaskādes PLL joslas platuma iestatījumi ir vienādi, kaskādes PLL var amplify fāzes troksnis noteiktās frekvencēs. Adjpllin ievades pulksteņa avots tiek izmantots savstarpējai kaskādei starp frakcionējamiem frakcionētiem PLL.
Ostas
6. tabula. IOPLL IP kodola porti
| Parametrs | Tips | Stāvoklis | Apraksts |
| refclk | Ievade | Obligāti | Atsauces pulksteņa avots, kas vada I/O PLL. |
| pirmais | Ievade | Obligāti | Asinhronās atiestatīšanas ports izvades pulksteņiem. Palieliniet šo portu, lai atiestatītu visus izvades pulksteņus uz vērtību 0. Šis ports ir jāpievieno lietotāja vadības signālam. |
| fbclk | Ievade | Pēc izvēles | Ārējās atgriezeniskās saites ievades ports I/O PLL.
IOPLL IP kodols izveido šo portu, kad I/O PLL darbojas ārējās atgriezeniskās saites režīmā vai nulles aizkaves bufera režīmā. Lai pabeigtu atgriezeniskās saites cilpu, plates līmeņa savienojumam ir jāpievieno fbclk ports un I/O PLL ārējā pulksteņa izejas ports. |
| fboutclk | Izvade | Pēc izvēles | Ports, kas baro fbclk portu caur mīmikas shēmu.
Fboutclk ports ir pieejams tikai tad, ja I/O PLL ir ārējās atgriezeniskās saites režīmā. |
| zdbfbclk | Divvirzienu | Pēc izvēles | Divvirzienu ports, kas savienojas ar imitācijas shēmu. Šim portam ir jābūt savienotam ar divvirzienu tapu, kas ir novietota uz I/O PLL pozitīvas atgriezeniskās saites izvades tapas.
zdbfbclk ports ir pieejams tikai tad, ja I/O PLL ir nulles aizkaves bufera režīmā. Lai izvairītos no signāla atstarošanas, izmantojot nulles aizkaves bufera režīmu, nenovietojiet plates pēdas uz divvirzienu I/O tapas. |
| bloķēta | Izvade | Pēc izvēles | IOPLL IP kodols palielina šo portu, kad PLL tiek bloķēts. Ports paliek augsts, kamēr IOPLL ir bloķēts. I/O PLL apstiprina bloķēto portu, ja atsauces pulksteņa un atgriezeniskās saites pulksteņa fāzes un frekvences ir |
| turpinājums… | |||
| Parametrs | Tips | Stāvoklis | Apraksts |
| vienādas vai bloķēšanas ķēdes pielaides robežās. Ja starpība starp diviem pulksteņa signāliem pārsniedz bloķēšanas ķēdes pielaidi, I/O PLL zaudē bloķēšanu. | |||
| refclk1 | Ievade | Pēc izvēles | Otrs atsauces pulksteņa avots, kas vada I/O PLL pulksteņa pārslēgšanas funkcijai. |
| extswitch | Ievade | Pēc izvēles | Lai manuāli pārslēgtu pulksteni, iedarbiniet extswitch signāla zemu (1'b0) vismaz 3 pulksteņa ciklus. |
| Activeclk | Izvade | Pēc izvēles | Izejas signāls, lai norādītu, kurš atsauces pulksteņa avots tiek izmantots I/O PLL. |
| clkbad | Izvade | Pēc izvēles | Izejas signāls, kas norāda, ka atsauces pulksteņa avota statuss ir labs vai slikts. |
| cascade_out | Izvade | Pēc izvēles | Izejas signāls, kas tiek ievadīts pakārtotajā I/O PLL. |
| adjpllin | Ievade | Pēc izvēles | Ievades signāls, kas tiek padots no augšpus I/O PLL. |
| outclk_[] | Izvade | Pēc izvēles | Izejas pulkstenis no I/O PLL. |
IOPLL Intel FPGA IP Core lietotāja rokasgrāmatas arhīvi
Ja IP kodola versija nav norādīta sarakstā, ir spēkā iepriekšējās IP pamata versijas lietotāja rokasgrāmata
| IP pamata versija | Lietotāja rokasgrāmata |
| 17.0 | Altera I/O fāzes bloķētas cilpas (Altera IOPLL) IP Core lietotāja rokasgrāmata |
| 16.1 | Altera I/O fāzes bloķētas cilpas (Altera IOPLL) IP Core lietotāja rokasgrāmata |
| 16.0 | Altera I/O fāzes bloķētas cilpas (Altera IOPLL) IP Core lietotāja rokasgrāmata |
| 15.0 | Altera I/O fāzes bloķētas cilpas (Altera IOPLL) IP Core lietotāja rokasgrāmata |
Dokumentu pārskatīšanas vēsture IOPLL Intel FPGA IP Core lietotāja rokasgrāmatā
| Dokumenta versija | Intel Quartus® Galvenā versija | Izmaiņas |
| 2019.06.24 | 18.1 | Atjaunināts speciālo pulksteņa ieeju apraksts Tipiska I/O PLL arhitektūra diagramma. |
| 2019.01.03 | 18.1 | • Atjaunināts Piekļuve PLL LVDS_CLK/LOADEN izvades portam
parametrs sadaļā IOPLL IP pamatparametri — cilne Iestatījumi galds. • Atjaunināts zdbfbclk porta apraksts IOPLL IP kodola porti galds. |
| 2018.09.28 | 18.1 | • Izlabots extswitch apraksts IOPLL IP kodola porti
galds. • Pārdēvēja šādus IP kodolus atbilstoši Intel zīmola maiņai: — mainīts Altera IOPLL IP kodols uz IOPLL Intel FPGA IP kodols. — Mainīts Altera PLL Reconfig IP kodols uz PLL Reconfig Intel FPGA IP kodolu. — Mainīts Arria 10 FPLL IP kodols uz fPLL Intel Arria 10/Cyclone 10 FPGA IP kodols. |
| Datums | Versija | Izmaiņas |
| 2017. gada jūnijs | 2017.06.16 | • Pievienots atbalsts Intel Cyclone 10 GX ierīcēm.
• Pārdēvēts par Intel. |
| 2016. gada decembris | 2016.12.05 | Atjaunināts IP kodola pirmā porta apraksts. |
| 2016. gada jūnijs | 2016.06.23 | • Atjaunināti IP pamatparametri – Iestatījumu cilnes tabula.
— Atjaunināts manuālās pārslēgšanās un automātiskās pārslēgšanās ar manuālās ignorēšanas parametriem apraksts. Pulksteņa pārslēgšanas vadības signāls ir aktīvs zemā līmenī. — Atjaunināts pārslēgšanās aizkaves parametra apraksts. • Definētie M un C skaitītāji DPS skaitītāja izvēles parametram IP Core Parameters — Dynamic Reconfiguration Tab tabulā. • Tipiskās I/O PLL arhitektūras diagrammā mainīts pulksteņa pārslēgšanas porta nosaukums no clkswitch uz extswitch. |
| 2016. gada maijs | 2016.05.02 | Atjaunināti IP pamatparametri — cilnes dinamiskā pārkonfigurācija tabula. |
| 2015. gada maijs | 2015.05.04 | Atjaunināts apraksts Iespējot piekļuvi PLL LVDS_CLK/LOADEN izvades porta parametram tabulā IP Core Parameters – Settings Tab. Pievienota saite uz tabulu Signal Interface Between Altera IOPLL un Altera LVDS SERDES IP serdeņi I/O un High Speed I/O sadaļā Arria 10 Devices. |
| 2014. gada augusts | 2014.08.18 | Sākotnējā izlaišana. |
Dokumenti / Resursi
 |
Intel UG-01155 IOPLL FPGA IP kodols [pdfLietotāja rokasgrāmata UG-01155 IOPLL FPGA IP kodols, UG-01155, IOPLL FPGA IP kodols, FPGA IP kodols |
