Упутство за употребу интел УГ-01155 ИОПЛЛ ФПГА ИП Цоре

Подржава суседни ПЛЛ (адјпллин) улаз за повезивање са узводним ПЛЛ-ом у ПЛЛ каскадном режиму.
Генерише иницијализацију меморије File (.миф) и омогућава ПЛЛ динамицВрецонфигуратион.

Подржава ПЛЛ динамички фазни помак.

Повезане информације

Увод у Интел ФПГА ИП језгра
Пружа више информација о Интел ФПГА ИП језгрима и уређивачу параметара.
Режими рада на страни 9

Излазни сатови на страни 10
Пребацивање референтног сата на страни 10

ПЛЛ-то-ПЛЛ каскада на страни 11
ИОПЛЛ Интел ФПГА ИП Цоре кориснички водич Архива на страници 12

Пружа листу корисничких водича за претходне верзије ИОПЛЛ Интел ФПГА ИП језгра.

Подршка за породицу уређаја

ИОПЛЛ ИП језгро подржава само Интел Арриа 10 и Интел Цицлоне 10 ГКС породице уређаја.

ИОПЛЛ ИП Цоре Параметерс

ИОПЛЛ ИП уређивач параметара се појављује у категорији ПЛЛ ИП каталога.

Параметар	Правна вредност	Опис
Породица уређаја	Интел Арриа 10, Интел Цицлоне 10 ГКС	Одређује породицу уређаја.
Компонента	—	Одређује циљани уређај.
Спеед Граде	—	Одређује степен брзине за циљани уређај.
ПЛЛ режим	Интегер-Н ПЛЛ	Одређује режим који се користи за ИОПЛЛ ИП језгро. Једина легална селекција је Интегер-Н ПЛЛ. Ако вам је потребан фракциони ПЛЛ, морате користити фПЛЛ Интел Арриа 10/Цицлоне 10 ФПГА ИП језгро.
Референтна фреквенција сата	—	Одређује улазну фреквенцију за улазни такт, рефцлк, у МХз. Подразумевана вредност је 100.0 МХз. Минимална и максимална вредност зависе од изабраног уређаја.
Омогући закључани излазни порт	Укључите или искључите	Укључите да бисте омогућили закључани порт.
Омогућите физичке параметре излазног сата	Укључите или искључите	Укључите да бисте унели физичке параметре ПЛЛ бројача уместо да специфицирате жељену излазну фреквенцију такта.
Оперативни режим	директним, екстерне повратне информације, нормалан, извор синхрони, бафер са нултим кашњењем, или лвдс	Одређује рад ПЛЛ-а. Подразумевана операција је директним режим. • Ако изаберете директним У режиму, ПЛЛ минимизира дужину путање повратне спреге да би произвео најмањи могући подрхтавање на ПЛЛ излазу. Интерни и екстерни излазни такт ПЛЛ-а су фазно померени у односу на улаз ПЛЛ такта. У овом режиму, ПЛЛ не компензује ни једну мрежу такта. • Ако изаберете нормалан режиму, ПЛЛ компензује кашњење интерне мреже такта коју користи излаз такта. Ако се ПЛЛ такође користи за покретање екстерног излазног пина сата, долази до одговарајућег померања фазе сигнала на излазном пину. • Ако изаберете извор синхрони режиму, кашњење такта од пина до И/О улазног регистра одговара кашњењу података од пина до И/О улазног регистра. • Ако изаберете екстерне повратне информације режиму, морате да повежете улазни порт фбцлк на улазни пин. Веза на нивоу плоче мора да повеже и улазни пин и излазни порт екстерног сата, фбоутцлк. Фбцлк порт је усклађен са улазним тактом. • Ако изаберете бафер са нултим кашњењем режиму, ПЛЛ мора хранити екстерни излазни пин такта и компензовати кашњење које је увео тај пин. Сигнал који се посматра на пину је синхронизован са улазним тактом. Излаз ПЛЛ такта се повезује на алтбидир порт и покреће здбфбцлк као излазни порт. Ако ПЛЛ такође покреће интерну мрежу такта, јавља се одговарајући фазни помак те мреже. • Ако изаберете лвдс режиму, одржава се исти однос података и времена за пинове на интерном СЕРДЕС регистру за хватање. Режим компензује кашњења у ЛВДС мрежи такта, и између пина података и пина за унос такта до путања регистра за снимање СЕРДЕС.
Број часовника	1–9	Одређује број излазних тактова потребних за сваки уређај у ПЛЛ дизајну. Захтеване поставке за излазну фреквенцију, фазни помак и радни циклус су приказане на основу броја изабраних тактова.
Одредите ВЦО фреквенцију	Укључите или искључите	Омогућава вам да ограничите фреквенцију ВЦО на наведену вредност. Ово је корисно када се креира ПЛЛ за ЛВДС екстерни режим, или ако се жели специфична величина корака динамичког померања фазе.
*наставио…*

Параметар	Правна вредност	Опис
ВЦО фреквенција (1)	—	• Када Омогућите физичке параметре излазног сата је укључен— приказује фреквенцију ВЦО на основу вредности за Референтна фреквенција сата, фактор множења (М-бројач), и Фактор дељења (Н-бројач). • Када Омогућите физичке параметре излазног сата је искључен— омогућава вам да одредите тражену вредност за фреквенцију ВЦО. Подразумевана вредност је 600.0 МХз.
Дајте глобално име сата	Укључите или искључите	Омогућава вам да преименујете назив излазног сата.
Назив сата	—	Име корисничког сата за Синопсис Десигн Цонстраинтс (СДЦ).
Жељена фреквенција	—	Одређује фреквенцију излазног такта одговарајућег порта излазног такта, оутцлк[], у МХз. Подразумевана вредност је 100.0 МХз. Минималне и максималне вредности зависе од уређаја који се користи. ПЛЛ само чита бројеве на првих шест децималних места.
Стварна фреквенција	—	Омогућава вам да изаберете стварну фреквенцију излазног такта са листе достижних фреквенција. Подразумевана вредност је најближа достижна фреквенција жељеној фреквенцији.
Пхасе Схифт унитс	ps or степени	Одређује јединицу помака фазе за одговарајући порт излазног такта, оутцлк[], у пикосекундама (пс) или степенима.
Жељени фазни помак	—	Одређује тражену вредност за фазни помак. Подразумевана вредност је 0 пс.
Стварни помак фазе	—	Омогућава вам да изаберете стварни фазни помак са листе достижних вредности померања фазе. Подразумевана вредност је најближи могући фазни помак жељеном фазном помаку.
Жељени радни циклус	0.0–100.0	Одређује тражену вредност за радни циклус. Подразумевана вредност је 50.0%.
Стварни радни циклус	—	Омогућава вам да изаберете стварни радни циклус са листе достижних вредности радног циклуса. Подразумевана вредност је најближи достижни радни циклус жељеном радном циклусу.
фактор множења (М-бројач) (2)	4–511	Одређује фактор множења М-бројача. Дозвољени опсег бројача М је 4–511. Међутим, ограничења минималне дозвољене фреквенције ПФД и максималне дозвољене фреквенције ВЦО ограничавају ефективни опсег бројача М на 4–160.
Фактор дељења (Н-бројач) (2)	1–511	Одређује фактор дељења Н-бројача. Дозвољени опсег бројача Н је 1–511. Међутим, ограничења минималне дозвољене фреквенције ПФД ограничавају ефективни опсег бројача Н на 1–80.
Фактор дељења (Ц-Цоунтер) (2)	1–511	Одређује фактор поделе за излазни сат (Ц-бројач).

Овај параметар је доступан само када је Омогући параметре физичког излазног сата искључен.

Овај параметар је доступан само када је укључено Омогућавање параметара физичког излазног сата.

ИОПЛЛ ИП Цоре Параметерс – Таб Сеттингс

Табела 2. Параметри ИОПЛЛ ИП језгра – картица Подешавања

Параметар	Правна вредност	Опис
ПЛЛ пропусни опсег унапред подешен	Ниско, Средње, или Високо	Одређује унапред подешену поставку ПЛЛ пропусног опсега. Подразумевани избор је Ниско.
ПЛЛ Ауто Ресет	Укључите или искључите	Аутоматски саморесетује ПЛЛ при губитку закључавања.
Направите други улаз цлк 'рефцлк1'	Укључите или искључите	Укључите да бисте обезбедили резервни сат повезан са вашим ПЛЛ-ом који може да се пребаци на ваш оригинални референтни сат.
Друга референтна фреквенција сата	—	Бира фреквенцију другог улазног сигнала сата. Подразумевана вредност је 100.0 МХз. Минимална и максимална вредност зависе од уређаја који се користи.
Креирајте сигнал 'ацтиве_цлк' да бисте назначили улазни сат који се користи	Укључите или искључите	Укључите да бисте креирали активни цлк излаз. Ацтивецлк излаз указује на улазни сат који користи ПЛЛ. Низак излазни сигнал указује на рефцлк, а висок излазни сигнал на рефцлк1.
Креирајте 'цлкбад' сигнал за сваки од улазних тактова	Укључите или искључите	Укључите да бисте креирали два цлкбад излаза, по један за сваки улазни сат. Низак излазни сигнал указује да сат ради, а висок излазни сигнал указује да сат не ради.
Свитцховер Моде	Аутоматско пребацивање, Мануал Свитцховер, или Аутоматско пребацивање са ручним пребацивањем	Одређује режим пребацивања за дизајнерску апликацију. ИП подржава три режима пребацивања: • Ако изаберете Аутоматско пребацивање режиму, ПЛЛ коло надгледа изабрани референтни сат. Ако се један сат заустави, коло се аутоматски пребацује на резервни сат у неколико циклуса и ажурира статусне сигнале, цлкбад и ацтивецлк. • Ако изаберете Мануал Свитцховер режим, када се контролни сигнал, преклопи, промени из логичког високог у логички низак и остане низак током најмање три циклуса такта, улазни сат се пребацује на други сат. Ектсвитцх се може генерисати из ФПГА језгрене логике или улазног пина. • Ако изаберете Аутоматско пребацивање са ручним пребацивањем режиму, када је сигнал екствитцх низак, он превазилази функцију аутоматског прекидача. Све док излазни прекидач остаје низак, даља акција пребацивања је блокирана. Да бисте изабрали овај режим, ваша два извора сата морају да раде и фреквенција два сата не може да се разликује за више од 20%. Ако оба сата нису на истој фреквенцији, али је њихова разлика у периоду унутар 20%, блок за детекцију губитка такта може открити изгубљени сат. ПЛЛ највероватније испада из закључавања након пребацивања улаза ПЛЛ такта и треба му времена да се поново закључа.
Одлагање пребацивања	0–7	Додаје одређену количину кашњења циклуса у процес пребацивања. Подразумевана вредност је 0.
Приступ ПЛЛ ЛВДС_ЦЛК/ ЛОАДЕН излазном порту	Онемогућено, Омогући ЛВДС_ЦЛК/ ЛОАДЕН 0, или Омогући ЛВДС_ЦЛК/ ЛОАДЕН 0 & 1	Изаберите Омогући ЛВДС_ЦЛК/ЛОАДЕН 0 or Омогућите ЛВДС_ЦЛК/ ЛОАДЕН 0 & 1 да бисте омогућили ПЛЛ лвдс_цлк или лоаден излазни порт. Омогућава овај параметар у случају да ПЛЛ напаја ЛВДС СЕРДЕС блок са спољним ПЛЛ-ом. Када користите И/О ПЛЛ оутцлк портове са ЛВДС портовима, оутцлк[0..3] се користе за лвдс_цлк[0,1] и лоаден[0,1] портове, оутцлк4 се може користити за цорецлк портове.
Омогућите приступ излазном порту ПЛЛ ДПА	Укључите или искључите	Укључите да бисте омогућили ПЛЛ ДПА излазни порт.
*наставио…*

Параметар	Правна вредност	Опис
Омогућите приступ ПЛЛ излазном порту екстерног сата	Укључите или искључите	Укључите да бисте омогућили излазни порт екстерног сата ПЛЛ-а.
Одређује који оутцлк ће се користити као ектцлк_оут[0] извор	C0 – C8	Одређује излазни порт који ће се користити као ектцлк_оут[0] извор.
Одређује који оутцлк ће се користити као ектцлк_оут[1] извор	C0 – C8	Одређује излазни порт који ће се користити као ектцлк_оут[1] извор.

Цасцадинг Таб

Табела 3. Параметри ИОПЛЛ ИП језгра – Каскадни Таб3

Параметар	Правна вредност	Опис
Креирајте 'каскадни излаз' сигнал за повезивање са низводним ПЛЛ-ом	Укључите или искључите	Укључите да бисте креирали порт цасцаде_оут, који указује да је овај ПЛЛ извор и да се повезује са одредишним (низводним) ПЛЛ-ом.
Одређује који оутцлк ће се користити као каскадни извор	0–8	Одређује каскадни извор.
Направите адјпллин или ццлк сигнал за повезивање са узводним ПЛЛ-ом	Укључите или искључите	Укључите да бисте креирали улазни порт, који означава да је овај ПЛЛ одредиште и да се повезује са изворним (узводним) ПЛЛ-ом.

Картица Динамичка реконфигурација

Табела 4. Параметри ИОПЛЛ ИП језгра – картица Динамичка реконфигурација

Параметар	Правна вредност	Опис
Омогући динамичку реконфигурацију ПЛЛ-а	Укључите или искључите	Укључите омогућавање динамичке реконфигурације овог ПЛЛ-а (у комбинацији са ПЛЛ Рецонфиг Интел ФПГА ИП језгром).
Омогућите приступ портовима са динамичким померањем фазе	Укључите или искључите	Укључите омогућавање интерфејса динамичког померања фазе са ПЛЛ-ом.
МИФ Генератион Опција (3)	Генерате Нови МИФ File, Додајте конфигурацију постојећем МИФ-у File, и Креирајте МИФ File током ИП Генерације	Или креирајте нови .миф file који садржи тренутну конфигурацију И/О ПЛЛ-а или додајте ову конфигурацију постојећој .миф file. Можете користити овај .миф file током динамичке реконфигурације да поново конфигурише И/О ПЛЛ на тренутна подешавања.
Пут до новог МИФ-а file (4)	—	Унесите локацију и file назив новог .миф file да се створи.
Пут до постојећег МИФ-а file (5)	—	Унесите локацију и file назив постојећег .миф file намеравате да додате.
*наставио…*

Овај параметар је доступан само када је укључено Омогући динамичку реконфигурацију ПЛЛ-а.

Овај параметар је доступан само када се генерише нови МИФ File је изабрано као МИФ Генератион
Опција.

Параметар	Правна вредност	Опис
Омогућите динамичко померање фазе за МИФ стриминг (3)	Укључите или искључите	Укључите да бисте сачували својства динамичког померања фазе за реконфигурацију ПЛЛ-а.
Избор ДПС бројача (6)	Ц0–Ц8, Сви Ц, or M	Бира бројач који ће се подвргнути динамичком померању фазе. М је бројач повратних информација, а Ц је бројач после скале.
Број динамичких фазних померања (6)	1–7	Бира број корака померања фазе. Величина појединачног прираста помака фазе је једнака 1/8 ВЦО периода. Подразумевана вредност је 1.
Смер динамичког померања фазе (6)	Позитивно or Негативно	Одређује смер динамичког померања фазе за складиштење у ПЛЛ МИФ.

Овај параметар је доступан само када додате конфигурацију постојећем МИФ-у File је изабрана као опција генерисања МИФ-а

ИОПЛЛ ИП Цоре Параметерс – Таб Адванцед Параметерс

Табела 5. Параметри ИОПЛЛ ИП језгра – картица Напредни параметри

Параметар	Правна вредност	Опис
Напредни параметри	—	Приказује табелу физичких ПЛЛ подешавања која ће бити имплементирана на основу вашег уноса.

Функционални опис

И/О ПЛЛ је систем за контролу фреквенције који генерише излазни такт тако што се синхронизује са улазним тактом. ПЛЛ упоређује фазну разлику између улазног сигнала и излазног сигнала волtagе-контролисаним осцилатором (ВЦО) а затим врши фазну синхронизацију како би одржао константан фазни угао (закључавање) на фреквенцији улазног или референтног сигнала. Синхронизација или негативна повратна спрега система приморава ПЛЛ да буде фазно закључан.
Можете да конфигуришете ПЛЛ као множиоце фреквенције, разделнике, демодулаторе, генераторе за праћење или кола за опоравак такта. Можете да користите ПЛЛ-ове да генеришете стабилне фреквенције, повратите сигнале са бучног комуникационог канала или дистрибуирате сигнале такта кроз ваш дизајн.

Грађевински блокови ПЛЛ-а

Главни блокови И/О ПЛЛ-а су детектор фазне фреквенције (ПФД), пумпа пуњења, филтер петље, ВЦО и бројачи, као што је бројач повратних информација (М), бројач пре скале (Н) и пост- бројачи скале (Ц). ПЛЛ архитектура зависи од уређаја који користите у свом дизајну.

Овај параметар је доступан само када је укључено Енабле Динамиц Пхасе Схифт фор МИФ Стреаминг.

Типична И/О ПЛЛ архитектура

Следећи термини се обично користе за описивање понашања ПЛЛ-а:
ПЛЛ време закључавања—познато и као време аквизиције ПЛЛ-а. Време закључавања ПЛЛ-а је време за ПЛЛ да постигне циљну фреквенцију и однос фазе након укључивања, након програмиране промене излазне фреквенције или након ресетовања ПЛЛ-а. Напомена: Софтвер за симулацију не моделира реално време закључавања ПЛЛ-а. Симулација показује нереално брзо време закључавања. За спецификацију стварног времена закључавања погледајте технички лист уређаја.
ПЛЛ резолуција—минимална вредност повећања фреквенције за ПЛЛ ВЦО. Број битова у М и Н бројачима одређује вредност ПЛЛ резолуције.
ПЛЛ сampле рате—ФРЕФ сampфреквенција потребна за обављање корекције фазе и фреквенције у ПЛЛ-у. ПЛЛ сampле стопа је ФРЕФ /Н.

ПЛЛ Лоцк

ПЛЛ закључавање зависи од два улазна сигнала у детектору фазне фреквенције. Сигнал закључавања је асинхрони излаз ПЛЛ-ова. Број циклуса који је потребан за гејтирање сигнала закључавања зависи од ПЛЛ улазног такта који тактира склоп за закључавање. Поделите максимално време закључавања ПЛЛ-а са периодом улазног такта ПЛЛ-а да бисте израчунали број циклуса такта потребних за гејтирање сигнала закључавања.

Радни режими

ИОПЛЛ ИП језгро подржава шест различитих режима повратне спреге. Сваки режим омогућава множење и дељење сата, померање фазе и програмирање радног циклуса.

Излазни сатови

ИОПЛЛ ИП језгро може да генерише до девет излазних сигнала такта. Генерисани излазни сигнали такта тактирају језгро или спољне блокове изван језгра.
Можете користити сигнал за ресетовање да бисте ресетовали вредност излазног такта на 0 и онемогућили ПЛЛ излазне тактове.
Сваки излазни сат има скуп тражених подешавања у којима можете одредити жељене вредности за излазну фреквенцију, фазни помак и радни циклус. Жељене поставке су поставке које желите да имплементирате у свој дизајн.

Стварне вредности за фреквенцију, фазни помак и радни циклус су најближе поставке (најбоље приближне од жељених подешавања) које се могу имплементирати у ПЛЛ коло.

Пребацивање референтног сата

Функција пребацивања референтног такта омогућава ПЛЛ-у да прелази између два референтна улазна такта. Користите ову функцију за редундантност сата или за апликацију са двоструким тактом, као што је систем. Систем може укључити редундантни сат ако примарни сат престане да ради.
Користећи функцију пребацивања референтног сата, можете одредити фреквенцију за други улазни сат и одабрати режим и кашњење за пребацивање.

Детекција губитка такта и блок за пребацивање референтног такта има следеће функције:

Надгледа статус референтног сата. Ако референтни сат поквари, сат се аутоматски пребацује на резервни извор улазног сата. Сат ажурира статус цлкбад и ацтивецлк сигнала да би упозорио на догађај.
Пребацује референтни сат напред и назад између две различите фреквенције. Користите сигнал прекидача да ручно контролишете радњу прекидача. Након што дође до пребацивања, ПЛЛ може привремено изгубити закључавање и проћи кроз процес обрачуна.

ПЛЛ-то-ПЛЛ каскадно

Ако каскаднете ПЛЛ-ове у свом дизајну, изворни (узводни) ПЛЛ мора имати поставку ниског пропусног опсега, док одредишни (низводни) ПЛЛ мора имати поставку високог пропусног опсега. Током каскадирања, излаз изворног ПЛЛ-а служи као референтни сат (улаз) одредишног ПЛЛ-а. Поставке пропусног опсега каскадних ПЛЛ-ова морају бити различите. Ако су подешавања пропусног опсега каскадних ПЛЛ-ова иста, каскадни ПЛЛ-ови могу ampлифи фазни шум на одређеним фреквенцијама. Адјпллин улазни извор такта се користи за међукаскадно спајање између фрактурираних фракционих ПЛЛ-ова.

Портс

Табела 6. ИОПЛЛ ИП језгро портови

Параметар	Тип	Стање	Опис
рефцлк	Инпут	Обавезно	Извор референтног такта који покреће И/О ПЛЛ.
прво	Инпут	Обавезно	Порт за асинхрони ресет за излазне тактове. Повежите овај порт високо да бисте ресетовали све излазне тактове на вредност 0. Морате да повежете овај порт са корисничким контролним сигналом.
фбцлк	Инпут	Опционо	Спољни улазни порт за повратне информације за И/О ПЛЛ. ИОПЛЛ ИП језгро креира овај порт када И/О ПЛЛ ради у режиму екстерне повратне спреге или режиму бафера са нултом кашњењем. Да би се завршила повратна спрега, веза на нивоу плоче мора да повеже фбцлк порт и екстерни излазни порт такта И/О ПЛЛ-а.
фбоутцлк	Излаз	Опционо	Порт који напаја фбцлк порт кроз мимичко коло. Фбоутцлк порт је доступан само ако је И/О ПЛЛ у режиму екстерне повратне информације.
здбфбцлк	Бидирецтионал	Опционо	Двосмерни порт који се повезује на мимичко коло. Овај порт мора да се повеже на двосмерни пин који је постављен на наменски излазни пин са позитивном повратном спрегом И/О ПЛЛ-а. Здбфбцлк порт је доступан само ако је И/О ПЛЛ у режиму бафера са нултим кашњењем. Да бисте избегли рефлексију сигнала када користите режим бафера са нултом кашњењем, немојте постављати трагове плоче на двосмерни И/О пин.
закључано	Излаз	Опционо	ИОПЛЛ ИП језгро покреће овај порт високо када се ПЛЛ закључа. Порт остаје висок све док је ИОПЛЛ закључан. И/О ПЛЛ потврђује закључани порт када су фазе и фреквенције референтног такта и такта повратне спреге
*наставио…*

Параметар	Тип	Стање	Опис
			исти или унутар толеранције круга за закључавање. Када разлика између два сигнала такта премаши толеранцију кола закључавања, И/О ПЛЛ губи закључавање.
рефцлк1	Инпут	Опционо	Други референтни извор такта који покреће И/О ПЛЛ за функцију пребацивања такта.
ектсвитцх	Инпут	Опционо	Потврдите да је сигнал екстсвитцх низак (1'б0) најмање 3 циклуса такта да бисте ручно пребацили сат.
ацтивецлк	Излаз	Опционо	Излазни сигнал који показује који референтни извор такта користи И/О ПЛЛ.
цлкбад	Излаз	Опционо	Излазни сигнал који указује да је статус референтног извора такта добар или лош.
цасцаде_оут	Излаз	Опционо	Излазни сигнал који се доводи у низводни И/О ПЛЛ.
адјпллин	Инпут	Опционо	Улазни сигнал који се доводи из узводног И/О ПЛЛ-а.
оутцлк_[]	Излаз	Опционо	Излазни такт из И/О ПЛЛ.

ИОПЛЛ Интел ФПГА ИП Цоре Корисничко упутство Архива

Ако верзија ИП језгра није наведена, примењује се кориснички водич за претходну верзију ИП језгра

ИП Цоре верзија	Упутство за употребу
17.0	Алтера И/О Пхасе-Лоцкед Лооп (Алтера ИОПЛЛ) ИП Цоре Корисничко упутство
16.1	Алтера И/О Пхасе-Лоцкед Лооп (Алтера ИОПЛЛ) ИП Цоре Корисничко упутство
16.0	Алтера И/О Пхасе-Лоцкед Лооп (Алтера ИОПЛЛ) ИП Цоре Корисничко упутство
15.0	Алтера И/О Пхасе-Лоцкед Лооп (Алтера ИОПЛЛ) ИП Цоре Корисничко упутство

Историја ревизија документа за кориснички водич за ИОПЛЛ Интел ФПГА ИП Цоре

Верзија документа	Интел Куартус® Приме Версион	Промене
2019.06.24	18.1	Ажуриран је опис за наменске улазе за сат у Типична И/О ПЛЛ архитектура дијаграм.
2019.01.03	18.1	• Ажурирано Приступ ПЛЛ ЛВДС_ЦЛК/ЛОАДЕН излазном порту параметар у ИОПЛЛ ИП Цоре Параметерс – Таб Сеттингс сто. • Ажуриран опис за здбфбцлк порт у ИОПЛЛ ИП Цоре Портс сто.
2018.09.28	18.1	• Исправљен опис за ектсвитцх у ИОПЛЛ ИП Цоре Портс сто. • Преименована је следећа ИП језгра у складу са Интеловим ребрендирањем: — Промењено Алтера ИОПЛЛ ИП језгро у ИОПЛЛ Интел ФПГА ИП језгро. — Промењено Алтера ПЛЛ Рецонфиг ИП језгро у ПЛЛ Рецонфиг Интел ФПГА ИП језгро. — Промењено Арриа 10 ФПЛЛ ИП језгро у фПЛЛ Интел Арриа 10/Цицлоне 10 ФПГА ИП језгро.

Датум	Версион	Промене
јуна 2017	2017.06.16	• Додата подршка за Интел Цицлоне 10 ГКС уређаје. • Ребрендиран у Интел.
децембар 2016	2016.12.05	Ажуриран је опис првог порта ИП језгра.
јуна 2016	2016.06.23	• Ажурирани параметри ИП језгра – табела картице Подешавања. — Ажуриран опис за ручно пребацивање и аутоматско пребацивање са параметрима ручног преклапања. Контролни сигнал за пребацивање сата је активан низак. — Ажуриран је опис за параметар кашњења преласка. • Дефинисани М и Ц бројачи за параметар ДПС Цоунтер Селецтион у ИП Цоре Параметерс – Таблица Динамичка реконфигурација. • Промењено име порта за пребацивање сата са цлксвитцх на ектсвитцх у дијаграму типичне И/О ПЛЛ архитектуре.
мај 2016	2016.05.02	Ажурирани параметри ИП језгра – табела картице Динамичка реконфигурација.
мај 2015	2015.05.04	Ажуриран је опис параметра Омогући приступ ПЛЛ ЛВДС_ЦЛК/ЛОАДЕН излазног порта у табели ИП Цоре Параметерс – Сеттингс Таб. Додата је веза за сигнални интерфејс између Алтера ИОПЛЛ и Алтера ЛВДС СЕРДЕС ИП Цорес табеле у поглављу И/О и Хигх Спеед И/О у Арриа 10 Девицес.
август 2014	2014.08.18	Првобитно издање.

Документи / Ресурси

интел УГ-01155 ИОПЛЛ ФПГА ИП Цоре [пдф] Упутство за кориснике
УГ-01155 ИОПЛЛ ФПГА ИП Цоре, УГ-01155, ИОПЛЛ ФПГА ИП Цоре, ФПГА ИП Цоре

Референце

Упутство за употребу

интел УГ-01155 ИОПЛЛ ФПГА ИП Цоре

ИОПЛЛ Интел® ФПГА ИП Цоре упутство за употребу