intel UG-01155 IOPLL FPGA IP Core User Guide

Ndhukung input PLL (adjpllin) jejer kanggo nyambungake karo PLL hulu ing mode cascading PLL.
Ngasilake Inisialisasi Memori File (.mif) lan ngidini PLL dynamicVreconfiguration.

Ndhukung PLL shift fase dinamis.

Informasi sing gegandhengan

Pambuka kanggo Intel FPGA IP Cores
Nyedhiyakake informasi luwih lengkap babagan intine IP FPGA Intel lan editor parameter.
Mode Operasi ing kaca 9

Jam Output ing kaca 10
Ngalih Jam Referensi ing kaca 10

PLL-to-PLL Cascading ing kaca 11
IOPLL Intel FPGA IP Core User Guide Archives ing kaca 12

Nyedhiyani dhaptar pandhuan pangguna kanggo versi sadurungé saka inti IOPLL Intel FPGA IP.

Dhukungan Kulawarga Piranti

Inti IP IOPLL mung ndhukung kulawarga piranti Intel Arria 10 lan Intel Cyclone 10 GX.

Parameter Inti IP IOPLL

Editor parameter inti IOPLL IP katon ing kategori PLL saka Katalog IP.

Paramèter	Nilai Legal	Katrangan
Kulawarga piranti	Intel Arria 10, Intel Siklon 10 GX	Nemtokake kulawarga piranti.
Komponen	—	Nemtokake piranti sing diangkah.
Kelas Kacepetan	—	Nemtokake kelas kacepetan kanggo piranti sing diangkah.
Mode PLL	Integer-N PLL	Nemtokake mode sing digunakake kanggo inti IOPLL IP. Pilihan legal mung Integer-N PLL. Yen sampeyan butuh PLL pecahan, sampeyan kudu nggunakake inti fPLL Intel Arria 10/Cyclone 10 FPGA IP.
Frekuensi Jam Referensi	—	Nemtokake frekuensi input kanggo jam input, refclk, ing MHz. Nilai standar yaiku 100.0 MHz. Nilai minimal lan maksimum gumantung ing piranti sing dipilih.
Aktifake Port Output Dikunci	Nguripake utawa Pateni	Aktifake kanggo ngaktifake port sing dikunci.
Aktifake paramèter jam output fisik	Nguripake utawa Pateni	Aktifake kanggo ngetik paramèter counter PLL fisik tinimbang nemtokake frekuensi jam output sing dikarepake.
Mode operasi	langsung, umpan balik eksternal, lumrah, sumber sinkron, nul tundha buffer, utawa lvds	Nemtokake operasi PLL. Operasi standar yaiku langsung modus. • Yen sampeyan milih langsung mode, PLL nyilikake dawa path saran kanggo gawé jitter paling cilik ing output PLL. Output jam internal lan jam njaba saka PLL phase-pindhah bab input jam PLL. Ing mode iki, PLL ora menehi ganti rugi kanggo jaringan jam. • Yen sampeyan milih lumrah mode, PLL menehi ganti rugi kanggo wektu tundha saka jaringan jam internal digunakake dening output jam. Yen PLL uga digunakake kanggo drive pin output jam external, shift phase cocog saka sinyal ing pin output. • Yen sampeyan milih sumber sinkron mode, wektu tundha jam saka pin kanggo aku / O input register cocog wektu tundha data saka pin kanggo aku / O input register. • Yen sampeyan milih umpan balik eksternal mode, sampeyan kudu nyambungake port input fbclk menyang pin input. Sambungan tingkat papan kudu nyambungake pin input lan port output jam eksternal, fboutclk. Port fbclk didadekake siji karo jam input. • Yen sampeyan milih nul tundha buffer mode, PLL kudu Feed pin output jam external lan ijol kanggo wektu tundha ngenalaken dening pin sing. Sinyal sing diamati ing pin diselarasake menyang jam input. Output jam PLL nyambung menyang port altbidir lan drive zdbfbclk minangka port output. Yen PLL uga nyopir jaringan jam internal, owah-owahan fase sing cocog saka jaringan kasebut kedadeyan. • Yen sampeyan milih lvds mode, data padha lan jam hubungan wektu saka lencana ing SERDES ndhaftar jupuk internal maintained. Mode menehi kompensasi kanggo wektu tundha ing jaringan jam LVDS, lan antarane pin data lan pin input jam menyang jalur registrasi jupuk SERDES.
Jumlah Jam	1–9	Nemtokake jumlah jam output sing dibutuhake kanggo saben piranti ing desain PLL. Setelan sing dijaluk kanggo frekuensi output, shift fase, lan siklus tugas ditampilake adhedhasar jumlah jam sing dipilih.
Nemtokake Frekuensi VCO	Nguripake utawa Pateni	Ngidini sampeyan mbatesi frekuensi VCO menyang nilai sing ditemtokake. Iki migunani nalika nggawe PLL kanggo mode eksternal LVDS, utawa yen ukuran langkah shift phase dinamis tartamtu dikarepake.
*terus…*

Paramèter	Nilai Legal	Katrangan
Frekuensi VCO (1)	—	• Nalika Aktifake paramèter jam output fisik diuripake— nampilake frekuensi VCO adhedhasar nilai kanggo Frekuensi Jam Referensi, Faktor Multiply (M-Counter), lan Faktor Pembagian (N-Counter). • Nalika Aktifake paramèter jam output fisik dipateni— ngidini sampeyan nemtokake nilai sing dijaluk kanggo frekuensi VCO. Nilai standar yaiku 600.0 MHz.
Menehi jeneng global jam	Nguripake utawa Pateni	Ngidini sampeyan ngganti jeneng jam output.
Jeneng Jam	—	Jeneng jam pangguna kanggo Synopsis Design Constraints (SDC).
Frekuensi sing dikarepake	—	Nemtokake frekuensi jam output saka port jam output sing cocog, outclk [], ing MHz. Nilai standar yaiku 100.0 MHz. Nilai minimal lan maksimal gumantung saka piranti sing digunakake. PLL mung maca angka ing enem panggonan desimal pisanan.
Frekuensi Nyata	—	Ngidini sampeyan milih frekuensi jam output nyata saka dhaptar frekuensi sing bisa ditindakake. Nilai standar yaiku frekuensi sing paling cedhak karo frekuensi sing dikarepake.
Unit Fase Shift	ps or derajat	Nemtokake unit shift fase kanggo port jam output sing cocog, outclk [], ing picoseconds (ps) utawa derajat.
Dipengini Phase Shift	—	Nemtokake nilai sing dijaluk kanggo shift phase. Nilai standar yaiku 0 pwt.
Pergeseran Fase Aktual	—	Ngidini sampeyan milih shift fase nyata saka dhaptar nilai shift fase sing bisa ditindakake. Nilai standar yaiku shift fase sing paling cedhak karo shift fase sing dikarepake.
Siklus tugas sing dikarepake	0.0–100.0	Nemtokake nilai sing dijaluk kanggo siklus tugas. Nilai standar yaiku 50.0%.
Siklus Tugas Aktual	—	Ngidini sampeyan milih siklus tugas nyata saka dhaptar nilai siklus tugas sing bisa ditindakake. Nilai standar yaiku siklus tugas sing paling cedhak karo siklus tugas sing dikarepake.
Faktor Multiply (M-Counter) (2)	4–511	Nemtokake faktor multiply saka M-counter. Rentang hukum counter M yaiku 4–511. Nanging, watesan frekuensi PFD legal minimal lan frekuensi VCO legal maksimum mbatesi jarak counter M efektif dadi 4-160.
Faktor Pembagian (N-Counter) (2)	1–511	Nemtokake faktor pamisah N-counter. Rentang hukum counter N yaiku 1–511. Nanging, watesan ing frekuensi PFD legal minimal matesi sawetara efektif counter N kanggo 1-80.
Faktor Pembagian (C-Counter) (2)	1–511	Nemtokake faktor pamisah kanggo jam output (C-counter).

Parameter iki mung kasedhiya nalika Aktifake parameter jam output fisik dipateni.

Parameter iki mung kasedhiya nalika Aktifake parameter jam output fisik diuripake.

Parameter Inti IP IOPLL – Tab Setelan

Tabel 2. Parameter Inti IP IOPLL - Tab Setelan

Paramèter	Nilai Legal	Katrangan
PLL Bandwidth Preset	kurang, Sedheng, utawa dhuwur	Nemtokake setelan prasetel bandwidth PLL. Pilihan standar yaiku kurang.
Reset Otomatis PLL	Nguripake utawa Pateni	Kanthi otomatis ngreset PLL nalika mundhut kunci.
Nggawe clk input kapindho 'refclk1'	Nguripake utawa Pateni	Aktifake kanggo nyedhiyakake jam serep sing dipasang ing PLL sampeyan sing bisa ngalih nganggo jam referensi asli sampeyan.
Frekuensi Jam Referensi Kapindho	—	Milih frekuensi sinyal jam input kapindho. Nilai standar yaiku 100.0 MHz. Nilai minimal lan maksimal gumantung saka piranti sing digunakake.
Gawe sinyal 'active_clk' kanggo nunjukake jam input sing digunakake	Nguripake utawa Pateni	Aktifake kanggo nggawe output activeclk. Output activeclk nuduhake jam input sing digunakake dening PLL. Sinyal output kurang nuduhake refclk lan sinyal output dhuwur nuduhake refclk1.
Nggawe sinyal 'clkbad' kanggo saben jam input	Nguripake utawa Pateni	Aktifake kanggo nggawe loro output clkbad, siji kanggo saben jam input. Sinyal output kurang nuduhake jam kerja lan sinyal output dhuwur nuduhake jam ora bisa digunakake.
Mode Ngalih	Ngalih Otomatis, Ngalih Manual, utawa Ngalih Otomatis kanthi Manual Override	Nemtokake mode switchover kanggo aplikasi desain. IP ndhukung telung mode switchover: • Yen sampeyan milih Ngalih Otomatis mode, sirkuit PLL ngawasi jam referensi sing dipilih. Yen siji jam mandheg, sirkuit otomatis ngalih menyang jam serep ing sawetara siklus jam lan nganyari sinyal status, clkbad lan activeclk. • Yen sampeyan milih Ngalih Manual mode, nalika sinyal kontrol, extswitch, owah-owahan saka logika dhuwur kanggo logika kurang, lan tetep kurang kanggo ing paling telung siklus jam, jam input ngalih menyang jam liyane. Extswitch bisa digawe saka logika inti FPGA utawa pin input. • Yen sampeyan milih Ngalih Otomatis kanthi Manual Override mode, nalika sinyal extswitch kurang, overrides fungsi ngalih otomatis. Anggere extswitch tetep kurang, tumindak switchover luwih diblokir. Kanggo milih mode iki, loro sumber jam sampeyan kudu mlaku lan frekuensi saka rong jam ora bisa beda-beda luwih saka 20%. Yen loro jam ora ing frekuensi padha, nanging prabédan wektu ing 20%, pemblokiran deteksi mundhut jam bisa ndeteksi jam ilang. PLL paling kamungkinan bakal metu saka kunci sawise PLL jam input switchover lan perlu wektu kanggo ngunci maneh.
Tundha Ngalih	0–7	Nambahake wektu tundha siklus tartamtu menyang proses ngalih. Nilai standar yaiku 0.
Akses menyang port output PLL LVDS_CLK/ LOADEN	dipatèni, Aktifake LVDS_CLK/ MUNGKIN 0, utawa Aktifake LVDS_CLK/ LOAD 0 & 1	Pilih Aktifake LVDS_CLK/LOADEN 0 or Aktifake LVDS_CLK/ LOADEN 0 & 1 kanggo ngaktifake PLL lvds_clk utawa port output loaden. Ngaktifake parameter iki yen PLL feed blok LVDS SERDES karo PLL eksternal. Nalika nggunakake I / O PLL port outclk karo bandar LVDS, outclk [0..3] digunakake kanggo lvds_clk [0,1] lan loaden [0,1] port, outclk4 bisa digunakake kanggo bandar coreclk.
Aktifake akses menyang port output PLL DPA	Nguripake utawa Pateni	Aktifake kanggo ngaktifake port output PLL DPA.
*terus…*

Paramèter	Nilai Legal	Katrangan
Aktifake akses menyang port output jam eksternal PLL	Nguripake utawa Pateni	Aktifake kanggo ngaktifake port output jam eksternal PLL.
Nemtokake outclk sing bakal digunakake minangka sumber extclk_out[0].	C0 – C8	Nemtokake port outclk sing bakal digunakake minangka sumber extclk_out [0].
Nemtokake outclk sing bakal digunakake minangka sumber extclk_out[1].	C0 – C8	Nemtokake port outclk sing bakal digunakake minangka sumber extclk_out [1].

Tab Cascading

Tabel 3. Parameter Inti IP IOPLL - Tab Cascading3

Paramèter	Nilai Legal	Katrangan
Nggawe sinyal 'cascade metu' kanggo nyambungake karo PLL hilir	Nguripake utawa Pateni	Aktifake kanggo nggawe port cascade_out, sing nuduhake yen PLL iki minangka sumber lan nyambung karo PLL tujuan (hilir).
Nemtokake outclk sing bakal digunakake minangka sumber runtun	0–8	Nemtokake sumber cascading.
Nggawe sinyal adjpllin utawa cclk kanggo nyambungake karo PLL hulu	Nguripake utawa Pateni	Aktifake kanggo nggawe port input, sing nuduhake yen PLL iki minangka tujuan lan nyambungake karo sumber (hulu) PLL.

Tab Konfigurasi Ulang Dinamis

Tabel 4. Parameter Inti IP IOPLL - Tab Reconfiguration Dinamis

Paramèter	Nilai Legal	Katrangan
Aktifake konfigurasi ulang dinamis PLL	Nguripake utawa Pateni	Aktifake ngaktifake reconfiguration dinamis PLL iki (magepokan karo PLL Reconfig Intel FPGA IP inti).
Aktifake akses menyang port shift phase dinamis	Nguripake utawa Pateni	Aktifake ngaktifake antarmuka shift phase dinamis karo PLL.
Pilihan Generasi MIF (3)	Ngasilake MIF anyar File, Tambah Konfigurasi menyang MIF sing ana File, lan Nggawe MIF File sajrone Generasi IP	Salah siji nggawe .mif anyar file ngemot konfigurasi saiki aku / O PLL, utawa nambah konfigurasi iki kanggo ana .mif file. Sampeyan bisa nggunakake .mif iki file sak reconfiguration dinamis kanggo reconfigure I / O PLL kanggo setelan saiki.
Path kanggo New MIF file (4)	—	Ketik lokasi lan file jeneng anyar .mif file kanggo digawe.
Path menyang MIF ana file (5)	—	Ketik lokasi lan file jeneng sing ana .mif file sampeyan arep nambah.
*terus…*

Parameter iki mung kasedhiya nalika Aktifake konfigurasi ulang dinamis PLL diuripake.

Parameter iki mung kasedhiya nalika Generate New MIF File dipilih minangka Generasi MIF
Pilihan.

Paramèter	Nilai Legal	Katrangan
Aktifake Dynamic Phase Shift kanggo MIF Streaming (3)	Nguripake utawa Pateni	Aktifake kanggo nyimpen sifat shift phase dinamis kanggo reconfiguration PLL.
DPS Counter Pilihan (6)	C0–C8, Kabeh C, or M	Milih counter kanggo ngalami shift phase dinamis. M minangka counter umpan balik lan C minangka counter skala pasca.
Jumlah Perpindahan Fase Dinamis (6)	1–7	Milih nomer tambahan shift phase. Ukuran tambahan shift fase siji padha karo 1/8 periode VCO. Nilai standar yaiku 1.
Arah Shift Fase Dinamis (6)	Positif or Negatif	Nemtokake arah shift phase dinamis kanggo nyimpen menyang PLL MIF.

Parameter iki mung kasedhiya nalika Tambah Konfigurasi menyang MIF sing ana File dipilih minangka Opsi Generasi MIF

Parameter Inti IP IOPLL – Tab Parameter Lanjut

Tabel 5. Parameter Inti IP IOPLL - Tab Parameter Lanjut

Paramèter	Nilai Legal	Katrangan
Parameter Lanjut	—	Nampilake tabel setelan PLL fisik sing bakal dileksanakake adhedhasar input sampeyan.

Deskripsi Fungsional

I/O PLL minangka sistem kontrol frekuensi sing ngasilake jam output kanthi nyinkronake dhewe menyang jam input. PLL mbandhingake prabédan fase antarane sinyal input lan sinyal output saka voltagosilator e-kontrol (VCO) lan banjur nindakake sinkronisasi phase kanggo njaga amba phase pancet (kunci) ing frekuensi saka sinyal input utawa referensi. Sinkronisasi utawa daur ulang umpan balik negatif saka sistem meksa PLL dikunci fase.
Sampeyan bisa ngatur PLL minangka multipliers frekuensi, divider, demodulator, generator nelusuri, utawa sirkuit Recovery jam. Sampeyan bisa nggunakake PLL kanggo ngasilake frekuensi sing stabil, mbalekake sinyal saka saluran komunikasi sing rame, utawa nyebarake sinyal jam ing desain sampeyan.

Blok Bangunan PLL

Blok utama I/O PLL yaiku phase frequency detector (PFD), charge pump, loop filter, VCO, lan counters, kayata feedback counter (M), pre-scale counter (N), lan post- penghitung skala (C). Arsitèktur PLL gumantung saka piranti sing digunakake ing desain sampeyan.

Parameter iki mung kasedhiya yen Aktifake Dynamic Phase Shift kanggo MIF Streaming diuripake.

Arsitektur I/O PLL khas

Istilah ing ngisor iki umume digunakake kanggo njlèntrèhaké prilaku PLL:
Wektu kunci PLL-uga dikenal minangka wektu akuisisi PLL. Wektu kunci PLL yaiku wektu kanggo PLL entuk frekuensi target lan hubungan fase sawise power-up, sawise owah-owahan frekuensi output sing diprogram, utawa sawise reset PLL. Cathetan: Piranti lunak simulasi ora menehi model wektu kunci PLL sing nyata. Simulasi nuduhake wektu kunci sing ora realistis cepet. Kanggo spesifikasi wektu kunci sing nyata, deleng lembar data piranti.
Resolusi PLL-nilai tambahan frekuensi minimal saka PLL VCO. Jumlah bit ing counter M lan N nemtokake nilai resolusi PLL.
PLL sample rate-ing FREF sampfrekuensi ling dibutuhake kanggo nindakake koreksi fase lan frekuensi ing PLL. PLL samprate punika fREF / N.

Kunci PLL

Kunci PLL gumantung ing rong sinyal input ing detektor frekuensi fase. Sinyal kunci minangka output asinkron saka PLL. Jumlah siklus sing dibutuhake kanggo gerbang sinyal kunci gumantung saka jam input PLL sing ngetung sirkuit kunci gerbang. Dibagi wektu kunci maksimum PLL karo periode jam input PLL kanggo ngetung jumlah siklus jam sing dibutuhake kanggo gerbang sinyal kunci.

Mode Operasi

Inti IP IOPLL ndhukung enem mode umpan balik jam sing beda. Saben mode ngidini perkalian lan divisi jam, owah-owahan fase, lan pemrograman siklus tugas.

Output Jam

Inti IP IOPLL bisa ngasilake nganti sangang sinyal output jam. Sinyal output jam sing diasilake jam inti utawa blok njaba njaba inti.
Sampeyan bisa nggunakake sinyal reset kanggo ngreset nilai jam output kanggo 0 lan mateni jam output PLL.
Saben jam output nduweni setelan sing dijaluk supaya sampeyan bisa nemtokake nilai sing dikarepake kanggo frekuensi output, shift fase, lan siklus tugas. Setelan sing dikarepake yaiku setelan sing pengin dileksanakake ing desain sampeyan.

Nilai nyata kanggo frekuensi, shift fase, lan siklus tugas minangka setelan sing paling cedhak (kira-kira paling apik saka setelan sing dikarepake) sing bisa ditindakake ing sirkuit PLL.

Referensi Jam Ngalih

Fitur switchover jam referensi ngidini PLL ngalih ing antarane rong jam input referensi. Gunakake fitur iki kanggo redundansi jam, utawa kanggo aplikasi domain jam dual kayata ing sistem. Sistem bisa nguripake jam keluwih yen jam utama mandheg mlaku.
Nggunakake fitur switchover jam referensi, sampeyan bisa nemtokake frekuensi kanggo jam input kapindho, lan pilih mode lan wektu tundha kanggo switchover.

Deteksi mundhut jam lan blok ganti jam referensi nduweni fungsi ing ngisor iki:

Ngawasi status jam referensi. Yen jam referensi gagal, jam kasebut kanthi otomatis ngalih menyang sumber input jam serep. Jam nganyari status sinyal clkbad lan activeclk kanggo menehi tandha acara kasebut.
Ngalih jam referensi bolak-balik ing antarane rong frekuensi sing beda. Gunakake sinyal extswitch kanggo ngontrol tumindak switch kanthi manual. Sawise ana switchover, PLL bisa ilang kunci kanggo sementara lan liwat proses ngitung.

PLL-kanggo-PLL Cascading

Yen sampeyan nggawe PLL ing desain sampeyan, sumber (hulu) PLL kudu duwe setelan bandwidth rendah, dene tujuan (hilir) PLL kudu duwe setelan bandwidth dhuwur. Sajrone cascading, output PLL sumber dadi jam referensi (input) saka PLL tujuan. Setelan bandwidth saka PLLs runtun kudu beda. Yen setelan bandwidth saka PLLs cascaded padha, PLLs cascaded bisa ampgangguan fase lify ing frekuensi tartamtu. Sumber jam input adjpllin digunakake kanggo inter-cascading antarane PLL pecahan fracturable.

Pelabuhan

Tabel 6. IOPLL IP Core Ports

Paramèter	Jinis	kahanan	Katrangan
refclk	Input	dibutuhake	Sumber jam referensi sing drive I / O PLL.
pisanan	Input	dibutuhake	Port reset asynchronous kanggo jam output. Drive port iki dhuwur kanggo ngreset kabeh jam output kanggo Nilai 0. Sampeyan kudu nyambungake port iki kanggo sinyal kontrol pangguna.
fbclk	Input	Opsional	Port input umpan balik eksternal kanggo I/O PLL. Inti IP IOPLL nggawe port iki nalika I / O PLL beroperasi ing mode umpan balik eksternal utawa mode buffer nul-tundha. Kanggo ngrampungake daur ulang umpan balik, sambungan papan tingkat kudu nyambungake port fbclk lan port output jam eksternal saka I / O PLL.
fboutclk	Output	Opsional	Port sing feed port fbclk liwat sirkuit mimic. Port fboutclk mung kasedhiya yen I / O PLL ing mode saran external.
zdbfbclk	Dwiarah	Opsional	Port bidirectional sing nyambung menyang sirkuit mimic. Port iki kudu nyambung menyang pin bidirectional sing diselehake ing umpan balik positif pin output darmabakti saka I / O PLL. Port zdbfbclk mung kasedhiya yen I / O PLL ing mode buffer nul-tundha. Kanggo ngindhari bayangan sinyal nalika nggunakake mode buffer nul-tundha, aja nyelehake jejak papan ing pin I / O bidirectional.
dikunci	Output	Opsional	Inti IOPLL IP drive port iki dhuwur nalika PLL ndarbeni kunci. Port tetep dhuwur anggere IOPLL dikunci. I/O PLL negesake port sing dikunci nalika fase lan frekuensi jam referensi lan jam umpan balik
*terus…*

Paramèter	Jinis	kahanan	Katrangan
			padha utawa ing toleransi sirkuit kunci. Nalika prabédan antarane loro sinyal jam ngluwihi toleransi sirkuit kunci, I / O PLL ilang kunci.
refclk1	Input	Opsional	Sumber jam referensi kapindho sing drive I / O PLL kanggo fitur switchover jam.
exswitch	Input	Opsional	Tegesake sinyal extswitch kurang (1'b0) kanggo paling sethithik 3 siklus jam kanggo ngalih jam kanthi manual.
aktifclk	Output	Opsional	Sinyal output kanggo nunjukake sumber jam referensi sing digunakake dening I / O PLL.
clkbad	Output	Opsional	Sinyal output sing nuduhake status sumber jam referensi apik utawa ala.
cascade_out	Output	Opsional	Sinyal output sing feed menyang hilir I / O PLL.
adjpllin	Input	Opsional	Sinyal input sing feed saka hulu I / O PLL.
outclk_[]	Output	Opsional	Output jam saka I/O PLL.

IOPLL Intel FPGA IP Core User Guide Archives

Yen versi inti IP ora kadhaptar, pandhuan pangguna kanggo versi inti IP sadurunge ditrapake

Versi IP inti	Pandhuan pangguna
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) Pandhuan Pangguna IP Core
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) Pandhuan Pangguna IP Core
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) Pandhuan Pangguna IP Core
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) Pandhuan Pangguna IP Core

Riwayat Revisi Dokumen kanggo IOPLL Intel FPGA IP Core User Guide

Versi Dokumen	Intel Quartus Kab® Versi Perdana	Owah-owahan
2019.06.24	18.1	Dianyari gambaran kanggo input jam darmabakti ing Arsitektur I/O PLL khas diagram.
2019.01.03	18.1	• Dianyari ing Akses menyang port output PLL LVDS_CLK/LOADEN parameter ing Parameter Inti IP IOPLL – Tab Setelan meja. • Dianyari gambaran kanggo port zdbfbclk ing IOPLL IP Inti Ports meja.
2018.09.28	18.1	• Didandani gambaran kanggo extswitch ing IOPLL IP Inti Ports meja. • Ganti jeneng inti IP ing ngisor iki miturut rebranding Intel: — Ngganti inti Altera IOPLL IP dadi inti IOPLL Intel FPGA IP. — Ngganti inti Altera PLL Reconfig IP dadi inti PLL Reconfig Intel FPGA IP. - Diganti Arria 10 FPLL IP inti kanggo fPLL Intel Arria 10 / Siklon 10 FPGA IP inti.

Tanggal	Versi	Owah-owahan
Juni 2017	2017.06.16	• Dhukungan tambahan kanggo piranti Intel Cyclone 10 GX. • Rebranded minangka Intel.
Desember 2016	2016.12.05	Nganyari katrangan babagan port pertama inti IP.
Juni 2016	2016.06.23	• Dianyari IP inti Parameter - Setelan tab Tabel. - Nganyari katrangan kanggo Ngalih Manual lan Ngalih Otomatis kanthi paramèter Override Manual. Sinyal kontrol switchover jam aktif kurang. - Dianyari katrangan kanggo Parameter Tundha Switchover. • Ditetepake M lan C counters kanggo parameter DPS Counter Pilihan ing IP inti Parameter - Tabel Tab Reconfiguration Dynamic. • Diganti jam switchover jeneng port saka clkswitch kanggo extswitch ing khas I / O diagram Arsitektur PLL.
Mèi 2016	2016.05.02	Parameter IP inti sing dianyari - Tabel Tab Reconfiguration Dinamis.
Mèi 2015	2015.05.04	Dianyari katrangan kanggo Aktifake akses menyang PLL LVDS_CLK/LOADEN parameter port output ing Parameter IP inti - Tabel Tab Setelan. Nambahake link menyang Interface Sinyal Antarane Altera IOPLL lan Altera LVDS SERDES tabel IP Cores ing I / O lan High Speed I / O ing Arria 10 Piranti bab.
Agustus 2014	2014.08.18	Rilis wiwitan.

Dokumen / Sumber Daya

intel UG-01155 IOPLL FPGA IP Core [pdf] Pandhuan pangguna
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Referensi

Manual pangguna

intel UG-01155 IOPLL FPGA IP Core

Pandhuan pangguna IOPLL Intel® FPGA IP Core