intel UG-01155 IOPLL FPGA IP Kerna Uzantgvidilo

Subtenas apudan PLL (adjpllin) enigon por konekti kun kontraŭflua PLL en PLL-kaskada reĝimo.
Generas la Memoran Inicialigon File (.mif) kaj permesas PLL-dinamikanVrekonfiguradon.

Subtenas PLL dinamikan fazŝanĝon.

Rilataj Informoj

Enkonduko al Intel FPGA IP Cores
Provizas pli da informoj pri Intel FPGA IP-kernoj kaj la parametra redaktilo.
Funkciaj Reĝimoj sur paĝo 9

Eligi Horloĝojn sur paĝo 10
Referenca Horloĝŝanĝo sur paĝo 10

PLL-al-PLL-Kaskadado sur paĝo 11
Arkivoj de IOPLL Intel FPGA IP Core User Guide sur paĝo 12

Disponigas liston de uzantgvidiloj por antaŭaj versioj de la IOPLL Intel FPGA IP-kerno.

Aparato Familia Subteno

La IP-kerno de IOPLL nur subtenas la familiojn de aparatoj Intel Arria 10 kaj Intel Cyclone 10 GX.

IOPLL IP Kernaj Parametroj

La IOPLL IP-kernparametroredaktilo aperas en la PLL-kategorio de la IP Katalogo.

Parametro	Laŭleĝa Valoro	Priskribo
Aparato Familio	Intel Arria 10, Intel Ciklono 10 GX	Specifas la aparato-familion.
Komponanto	—	Specifas la celitan aparaton.
Rapida Grado	—	Specifas la rapidecan gradon por celita aparato.
PLL-Reĝimo	Entjero-N PLL	Specifas la reĝimon uzatan por la IOPLL IP-kerno. La nura laŭleĝa elekto estas Entjero-N PLL. Se vi bezonas frakcian PLL, vi devas uzi la fPLL Intel Arria 10/Cyclone 10 FPGA IP-kernon.
Referenca Horloĝa Frekvenco	—	Specifas la enigan frekvencon por la eniga horloĝo, refclk, en MHz. La defaŭlta valoro estas 100.0 MHz. La minimuma kaj maksimuma valoro dependas de la elektita aparato.
Ebligu Ŝlositan Eligpordon	Ŝaltu aŭ Malŝaltu	Ŝaltu por ebligi la ŝlositan havenon.
Ebligu fizikajn elirajn horloĝajn parametrojn	Ŝaltu aŭ Malŝaltu	Ŝaltu por enigi fizikajn PLL-nombrilo-parametrojn anstataŭ specifi deziratan eligan horloĝfrekvencon.
Operacia Reĝimo	rekta, ekstera retrosciigo, normala, fonto sinkrona, nula prokrasta bufro, aŭ lvds	Specifas la funkciadon de la PLL. La defaŭlta operacio estas rekta reĝimo. • Se vi elektas la rekta reĝimo, la PLL minimumigas la longon de la religpado por produkti la plej malgrandan eblan tremoton ĉe la PLL-produktaĵo. La interna-horloĝaj kaj ekster-horloĝaj produktaĵoj de la PLL estas fazŝanĝitaj kun respekto al la PLL-horloĝenigo. En ĉi tiu reĝimo, la PLL ne kompensas por iuj horloĝretoj. • Se vi elektas la normala reĝimo, la PLL kompensas por la prokrasto de la interna horloĝreto uzita per la horloĝproduktaĵo. Se la PLL ankaŭ kutimas movi eksteran horloĝan produktadstifton, ekvivalenta fazoŝanĝo de la signalo sur la produktaĵstifto okazas. • Se vi elektas la fonto sinkrona reĝimo, la horloĝprokrasto de stifto ĝis I/O-enirregistro kongruas kun la datenmalfruo de stifto ĝis I/O-enigregistro. • Se vi elektas la ekstera retrosciigo reĝimo, vi devas konekti la fbclk-enirhavenon al eniga pinglo. Tabulnivela konekto devas konekti kaj la enirpinton kaj eksteran horloĝan eligpordeton, fboutclk. La fbclk-haveno estas vicigita kun la eniga horloĝo. • Se vi elektas la nula prokrasta bufro reĝimo, la PLL devas nutri eksteran horloĝan produktaĵstifton kaj kompensi por la prokrasto lanĉita per tiu stifto. La signalo observita sur la stifto estas sinkronigita al la eniga horloĝo. La PLL-horloĝa eligo konektas al la altbidir-haveno kaj veturas zdbfbclk kiel elig-haveno. Se la PLL ankaŭ movas la internan horloĝreton, ekvivalenta fazŝanĝo de tiu reto okazas. • Se vi elektas la lvds reĝimo, la samaj datenoj kaj horloĝtemprilato de la stiftoj ĉe la interna SERDES-kaptregistro estas konservitaj. La reĝimo kompensas por la prokrastoj en LVDS-horloĝreto, kaj inter la datenstifto kaj horloĝa enigstifto al la SERDES-kaptaj registrovojoj.
Nombro de Horloĝoj	1–9	Specifas la nombron da elighorloĝoj necesaj por ĉiu aparato en la PLL-dezajno. La petitaj agordoj por eligofrekvenco, fazoŝanĝo kaj devociklo estas montritaj surbaze de la nombro da elektitaj horloĝoj.
Specifi VCO-Frekvencon	Ŝaltu aŭ Malŝaltu	Ebligas al vi limigi la VCO-frekvencon al la specifita valoro. Tio estas utila dum kreado de PLL por LVDS ekstera reĝimo, aŭ se specifa dinamika fazŝanĝa paŝograndeco estas dezirata.
*daŭrigis…*

Parametro	Laŭleĝa Valoro	Priskribo
VCO Ofteco (1)	—	• Kiam Ebligu fizikajn elirajn horloĝajn parametrojn estas ŝaltita— montras la VCO-frekvencon bazitan sur la valoroj por Referenca Horloĝa Frekvenco, Multiplika faktoro (M-Nombrilo), kaj Divida Faktoro (N-Nombrilo). • Kiam Ebligu fizikajn elirajn horloĝajn parametrojn estas malŝaltita— ebligas al vi specifi la petitan valoron por la VCO-frekvenco. La defaŭlta valoro estas 600.0 MHz.
Donu la tutmondan nomon de la horloĝo	Ŝaltu aŭ Malŝaltu	Permesas al vi renomi la elighorloĝnomon.
Horloĝa Nomo	—	La uzanthorloĝnomo por Synopsis Design Constraints (SDC).
Dezirata Ofteco	—	Specifas la elighorloĝfrekvencon de la responda elighorloĝhaveno, outclk[], en MHz. La defaŭlta valoro estas 100.0 MHz. La minimumaj kaj maksimumaj valoroj dependas de la aparato uzata. La PLL nur legas la numeralojn en la unuaj ses decimalaj lokoj.
Fakta Ofteco	—	Permesas al vi elekti la realan eligan horloĝfrekvencon el listo de atingeblaj frekvencoj. La defaŭlta valoro estas la plej proksima atingebla frekvenco al la dezirata frekvenco.
Fazŝanĝaj unuoj	ps or gradoj	Specifas la fazŝanĝan unuon por la responda eliga horloĝhaveno, outclk[], en pikosekundoj (ps) aŭ gradoj.
Dezirata Fazoŝanĝo	—	Specifas la petitan valoron por la fazoŝanĝo. La defaŭlta valoro estas 0 p.
Fakta Fazoŝanĝo	—	Ebligas al vi elekti la realan fazŝanĝon el listo de realigeblaj fazŝanĝaj valoroj. La defaŭlta valoro estas la plej proksima atingebla fazŝanĝo al la dezirata fazŝanĝo.
Dezirata Devo-Ciklo	0.0–100.0	Specifas la petitan valoron por la devociklo. La defaŭlta valoro estas 50.0%.
Fakta Devo-Ciklo	—	Permesas al vi elekti la realan devociklon el listo de realigeblaj devociklovaloroj. La defaŭlta valoro estas la plej proksima atingebla devociklo al la dezirata devociklo.
Multiplika faktoro (M-Nombrilo) (2)	4–511	Specifas la multiplikan faktoron de M-nombrilo. La laŭleĝa intervalo de la M-nombrilo estas 4-511. Tamen, restriktoj sur la minimuma laŭleĝa PFD-frekvenco kaj maksimuma laŭleĝa VCO-frekvenco limigas la efikan M-sumigilintervalon al 4-160.
Divida Faktoro (N-Nombrilo) (2)	1–511	Specifas la dividan faktoron de N-nombrilo. La laŭleĝa intervalo de la N-nombrilo estas 1-511. Tamen, restriktoj sur la minimuma laŭleĝa PFD-frekvenco limigas la efikan intervalon de la N-nombrilo al 1-80.
Divida Faktoro (C-Nombrilo) (2)	1–511	Specifas la dividan faktoron por la eliga horloĝo (C-nombrilo).

Ĉi tiu parametro disponeblas nur kiam Ebligi fizikajn eligajn horloĝajn parametrojn estas malŝaltita.

Ĉi tiu parametro disponeblas nur kiam Ebligi fizikajn eligajn horloĝajn parametrojn estas ŝaltita.

IOPLL IP Kernaj Parametroj - Agordoj Tab

Tabelo 2. IOPLL IP Kernaj Parametroj - Agordoj Tab

Parametro	Laŭleĝa Valoro	Priskribo
PLL Bandwidth Malpostagordita	Malalta, Meza, aŭ Alta	Specifas la antaŭdifinitan agordon de PLL-bendolarĝo. La defaŭlta elekto estas Malalta.
PLL Aŭtomata Restarigo	Ŝaltu aŭ Malŝaltu	Aŭtomate mem-restarigas la PLL ĉe perdo de seruro.
Kreu duan enigon clk 'refclk1'	Ŝaltu aŭ Malŝaltu	Ŝaltu por provizi rezervan horloĝon ligitan al via PLL, kiu povas ŝanĝi kun via originala referenca horloĝo.
Dua Referenca Horloĝa Frekvenco	—	Elektas la frekvencon de la dua eniga horloĝsignalo. La defaŭlta valoro estas 100.0 MHz. La minimuma kaj maksimuma valoro dependas de la aparato uzata.
Kreu 'active_clk' signalon por indiki la enigan horloĝon uzatan	Ŝaltu aŭ Malŝaltu	Ŝaltu por krei la eligon de activeclk. La activeclk-produktaĵo indikas la enigan horloĝon kiu estas uzata de la PLL. Eligsignalo malalta indikas refclk kaj eligsignalo alta indikas refclk1.
Kreu 'clkbad' signalon por ĉiu el la enirhorloĝoj	Ŝaltu aŭ Malŝaltu	Ŝaltu por krei du clkbad eligojn, unu por ĉiu eniga horloĝo. Eliga signalo malalta indikas, ke la horloĝo funkcias kaj eliga signalo alta indikas, ke la horloĝo ne funkcias.
Ŝanĝiga Reĝimo	Aŭtomata Ŝanĝo, Mana Ŝanĝo, aŭ Aŭtomata Ŝanĝo kun Mana Override	Specifas la ŝanĝreĝimon por dezajna aplikaĵo. La IP subtenas tri ŝanĝreĝimojn: • Se vi elektas la Aŭtomata Ŝanĝo reĝimo, la PLL-cirkulado monitoras la elektitan referenchorloĝon. Se unu horloĝo haltas, la cirkvito aŭtomate ŝanĝas al la rezerva horloĝo en kelkaj horloĝcikloj kaj ĝisdatigas la statussignalojn, clkbad kaj activeclk. • Se vi elektas la Mana Ŝanĝo reĝimo, kiam la kontrolsignalo, ekstswitch, ŝanĝiĝas de logiko alta al logika malalta, kaj restas malalta dum almenaŭ tri horloĝcikloj, la eniga horloĝo ŝanĝas al la alia horloĝo. La ekstŝaltilo povas esti generita de FPGA-kernlogiko aŭ eniga pinglo. • Se vi elektas Aŭtomata Ŝanĝo kun Mana Override reĝimo, kiam la ekstswitch-signalo estas malalta, ĝi superregas la aŭtomatan ŝaltilon funkcion. Dum ekstŝaltilo restas malalta, plia ŝanĝa ago estas blokita. Por elekti ĉi tiun reĝimon, viaj du horloĝfontoj devas funkcii kaj la ofteco de la du horloĝoj ne povas malsami je pli ol 20%. Se ambaŭ horloĝoj ne estas sur la sama frekvenco, sed ilia perioddiferenco estas ene de 20%, la horloĝperda detektobloko povas detekti la perditan horloĝon. La PLL plej verŝajne falas el seruro post la PLL-horloĝa enigoŝanĝo kaj bezonas tempon por ŝlosi denove.
Ŝanĝo Prokrasto	0–7	Aldonas specifan kvanton de cikloprokrasto al la ŝanĝprocezo. La defaŭlta valoro estas 0.
Aliro al PLL LVDS_CLK/ LOADEN elighaveno	Malebligita, Ebligu LVDS_CLK/ ŜARĜI 0, aŭ Ebligu LVDS_CLK/ Ŝargi 0 & 1	Elektu Ebligu LVDS_CLK/LOADEN 0 or Ebligu LVDS_CLK/ LOADEN 0 & 1 por ebligi la PLL lvds_clk aŭ ŝarĝi eligpordon. Ebligas ĉi tiun parametron se la PLL nutras LVDS SERDES-blokon kun ekstera PLL. Kiam oni uzas la I/O PLL-outclk-havenojn kun LVDS-havenoj, outclk[0..3] estas uzata por lvds_clk[0,1] kaj loaden[0,1]-havenoj, outclk4 povas esti uzata por coreclk-havenoj.
Ebligu aliron al la elighaveno de PLL DPA	Ŝaltu aŭ Malŝaltu	Ŝaltu por ebligi la eligpordon de PLL DPA.
*daŭrigis…*

Parametro	Laŭleĝa Valoro	Priskribo
Ebligu aliron al ekstera horloĝa eligo de PLL	Ŝaltu aŭ Malŝaltu	Ŝaltu por ebligi la eksteran horloĝan eligan havenon de PLL.
Specifas kiu outclk uzota kiel extclk_out[0] fonto	C0 – C8	Specifas la outclk-pordon por esti uzata kiel extclk_out[0] fonto.
Specifas kiu outclk uzota kiel extclk_out[1] fonto	C0 – C8	Specifas la outclk-pordon por esti uzata kiel extclk_out[1] fonto.

Kaskada langeto

Tablo 3. IOPLL IP Kernaj Parametroj - Kaskada Tab3

Parametro	Laŭleĝa Valoro	Priskribo
Kreu "kaskadan eksteren" signalon por konekti kun kontraŭflua PLL	Ŝaltu aŭ Malŝaltu	Ŝaltu por krei la havenon cascade_out, kiu indikas, ke ĉi tiu PLL estas fonto kaj konektas kun celloko (subflue) PLL.
Specifas kiu outclk uzota kiel kaskada fonto	0–8	Specifas la kaskadan fonton.
Kreu adjpllin aŭ cclk-signalon por konekti kun kontraŭflua PLL	Ŝaltu aŭ Malŝaltu	Ŝaltu por krei enigan havenon, kiu indikas, ke ĉi tiu PLL estas celloko kaj konektas kun fonto (kontraŭflue) PLL.

Dinamika Reagordo Tab

Tablo 4. IOPLL IP Kernaj Parametroj - Dinamika Rekonfiguracia Tab

Parametro	Laŭleĝa Valoro	Priskribo
Ebligu dinamikan reagordon de PLL	Ŝaltu aŭ Malŝaltu	Enŝaltu la ebligu la dinamikan reagordon de ĉi tiu PLL (kune kun PLL Reconfig Intel FPGA IP-kerno).
Ebligu aliron al dinamikaj fazŝanĝaj havenoj	Ŝaltu aŭ Malŝaltu	Enŝaltu la ebligu la dinamikan fazŝanĝan interfacon kun la PLL.
MIF Generacia Opcio (3)	Generu Nova MIF File, Aldonu Agordon al Ekzistanta MIF File, kaj Kreu MIF File dum IP Generacio	Aŭ kreu novan .mif file enhavanta la nunan agordon de la I/O PLL, aŭ aldonu ĉi tiun agordon al ekzistanta .mif file. Vi povas uzi ĉi tiun .mif file dum dinamika reagordo por reagordi la I/O PLL al ĝiaj nunaj agordoj.
Vojo al Nova MIF file (4)	—	Enigu la lokon kaj file nomo de la nova .mif file kreota.
Vojo al Ekzistanta MIF file (5)	—	Enigu la lokon kaj file nomo de la ekzistanta .mif file vi intencas aldoni al.
*daŭrigis…*

Ĉi tiu parametro disponeblas nur kiam Ebligi dinamikan reagordon de PLL estas ŝaltita.

Ĉi tiu parametro disponeblas nur kiam Generate New MIF File estas elektita kiel MIF Generacio
Opcio.

Parametro	Laŭleĝa Valoro	Priskribo
Ebligu Dinamika Fazŝanĝo por MIF-Streaming (3)	Ŝaltu aŭ Malŝaltu	Enŝaltu por stoki dinamikajn fazŝanĝajn proprietojn por PLL-reagordo.
DPS-Nombrilo-Selektado (6)	C0–C8, Ĉiuj C, or M	Elektas la nombrilon por sperti dinamikan fazŝanĝon. M estas la sumigilo kaj C estas la post-skalaj nombriloj.
Nombro de Dinamika Fazŝanĝoj (6)	1–7	Elektas la nombron da fazŝanĝaj pliigoj. La grandeco de ununura fazŝanĝa pliigo estas egala al 1/8 de la VCO-periodo. La defaŭlta valoro estas 1.
Dinamika Fazŝanĝa Direkto (6)	Pozitiva or Negativo	Determinas la dinamikan fazŝanĝan direkton por stoki en la PLL MIF.

Ĉi tiu parametro disponeblas nur kiam Aldoni Agordon al Ekzistanta MIF File estas elektita kiel MIF Generation Option

IOPLL IP Kernaj Parametroj - Altnivelaj Parametroj Tab

Tabelo 5. IOPLL IP Kernaj Parametroj - Altnivelaj Parametroj Tab

Parametro	Laŭleĝa Valoro	Priskribo
Altnivelaj Parametroj	—	Montras tabelon de fizikaj PLL-agordoj, kiuj estos efektivigitaj laŭ via enigo.

Funkcia Priskribo

I/O PLL estas frekvenc-kontrola sistemo kiu generas produkthorloĝon sinkronigante sin al enirhorloĝo. La PLL komparas la fazdiferencon inter la enirsignalo kaj la eligsignalo de voltage-kontrolita oscilatoro (VCO) kaj tiam elfaras fazan sinkronigon por konservi konstantan fazanngulon (seruro) sur la frekvenco de la enigo aŭ referenca signalo. La sinkronigado aŭ negativa religbuklo de la sistemo devigas la PLL esti faz-ŝlosita.
Vi povas agordi PLL-ojn kiel frekvencmultiplikatojn, disigilojn, demodulilojn, spurajn generatorojn aŭ horloĝajn reakirajn cirkvitojn. Vi povas uzi PLL-ojn por generi stabilajn frekvencojn, reakiri signalojn de brua komunika kanalo aŭ distribui horloĝajn signalojn tra via dezajno.

Konstrubrikoj de PLL

La ĉefblokoj de la I/O PLL estas la faza frekvenca detektilo (PFD), ŝargpumpilo, buklofiltrilo, VCO, kaj sumigiloj, kiel religo-nombrilo (M), antaŭ-skala nombrilo (N), kaj post- skalo nombriloj (C). La PLL-arkitekturo dependas de la aparato, kiun vi uzas en via dezajno.

Ĉi tiu parametro disponeblas nur kiam Enable Dynamic Phase Shift por MIF-Streaming estas ŝaltita.

Tipa I/O PLL-Arkitekturo

La sekvaj esprimoj estas ofte uzitaj por priskribi la konduton de PLL:
PLL-ŝlostempo - ankaŭ konata kiel la PLL-akirtempo. PLL-ŝlostempo estas la tempo por la PLL por atingi la celfrekvencon kaj fazrilaton post ekfunkciigo, post laŭprograma produktaĵfrekvencŝanĝo, aŭ post PLL-rekomencigita. Noto: Simuladprogramaro ne modeligas realisman PLL-ŝlosiltempon. Simulado montras nerealisme rapidan serurtempon. Por la reala ŝlosila tempospecifo, raportu al la aparato-datumfolio.
PLL-rezolucio - la minimuma frekvencpliigvaloro de PLL VCO. La nombro da bitoj en la M kaj N nombriloj determinas la PLL-rezoluciovaloron.
PLL sample rate—la FREF sampling frekvenco necesa por plenumi la fazon kaj frekvencan korekton en la PLL. La PLL-sampla tarifo estas fREF /N.

PLL-ŝlosilo

La PLL-seruro dependas de la du enirsignaloj en la faza frekvenca detektilo. La serursignalo estas nesinkrona produktaĵo de la PLLoj. La nombro da cikloj postulataj por pordegi la serursignalon dependas de la PLL-enirhorloĝo kiu horloĝas la pordeg-serurcirkuladon. Dividu la maksimuman serurtempon de la PLL per la periodo de la PLL-eniga horloĝo por kalkuli la nombron da horloĝcikloj necesaj por pordegi la serursignalon.

Operaciaj Reĝimoj

La IOPLL IP-kerno subtenas ses malsamajn horloĝajn retroreĝimojn. Ĉiu reĝimo permesas horloĝmultipligon kaj dividadon, fazŝanĝon, kaj devociklan programadon.

Eligo Horloĝoj

La IOPLL IP-kerno povas generi ĝis naŭ horloĝajn eligsignalojn. La generitaj horloĝaj eligsignaloj horloĝas la kernon aŭ la eksterajn blokojn ekster la kerno.
Vi povas uzi la rekomencigitan signalon por restarigi la eligan horloĝvaloron al 0 kaj malŝalti la PLL-elighorloĝojn.
Ĉiu eliga horloĝo havas aron de petitaj agordoj, kie vi povas specifi la deziratajn valorojn por eliga frekvenco, fazoŝanĝo kaj devociklo. La dezirataj agordoj estas la agordoj, kiujn vi volas efektivigi en via dezajno.

La faktaj valoroj por la frekvenco, fazoŝanĝo kaj devociklo estas la plej proksimaj agordoj (plej bone proksimumaj de la dezirataj agordoj) kiuj povas esti efektivigitaj en la PLL-cirkvito.

Referenca Horloĝo Ŝanĝi

La referenca horloĝŝanĝa trajto permesas al la PLL ŝanĝi inter du referencaj enirhorloĝoj. Uzu ĉi tiun funkcion por horloĝa redundo, aŭ por duobla horloĝa domajna aplikaĵo kiel ekzemple en sistemo. La sistemo povas ŝalti redundan horloĝon se la primara horloĝo ĉesas funkcii.
Uzante la funkcion de ŝanĝa referenca horloĝo, vi povas specifi la frekvencon por la dua eniga horloĝo, kaj elekti la reĝimon kaj prokraston por la ŝanĝado.

La horloĝperddetekto kaj referenca horloĝŝanĝbloko havas la sekvajn funkciojn:

Monitoras la staton de referenca horloĝo. Se la referenca horloĝo malsukcesas, la horloĝo aŭtomate ŝanĝas al rezerva horloĝa enigfonto. La horloĝo ĝisdatigas la staton de la clkbad kaj activeclk signaloj por atentigi la eventon.
Ŝaltas la referenchorloĝon tien kaj reen inter du malsamaj frekvencoj. Uzu la ekstŝaltilon por mane kontroli la ŝaltilon. Post kiam ŝanĝado okazas, la PLL povas perdi seruron provizore kaj trapasi la kalkulprocezon.

PLL-al-PLL Kaskadado

Se vi kaskadas PLL-ojn en via dezajno, la fonto (kontraŭflue) PLL devas havi malaltan bendolarĝan agordon, dum la celo (malsupren) PLL devas havi altan bendolarĝan agordon. Dum kaskadado, la produktaĵo de fonto PLL funkcias kiel la referenchorloĝo (enigaĵo) de la celloko PLL. La bendolarĝaj agordoj de kaskaditaj PLL-oj devas esti malsamaj. Se la bendolarĝaj agordoj de la kaskaditaj PLL-oj estas la samaj, la kaskaditaj PLL-oj povas amplify fazbruon ĉe certaj frekvencoj.La adjpllin-eniga horloĝfonto estas uzata por inter-kaskadado inter rompigeblaj frakciaj PLL-oj.

Havenoj

Tablo 6. IOPLL IP Core Ports

Parametro	Tajpu	Kondiĉo	Priskribo
refklk	Enigo	Bezonata	La referenca horloĝfonto kiu veturas la I/O PLL.
unue	Enigo	Bezonata	La nesinkrona rekomencigita haveno por la eligaj horloĝoj. Vetu ĉi tiun havenon alte por restarigi ĉiujn eligajn horloĝojn al la valoro de 0. Vi devas konekti ĉi tiun havenon al la uzanta kontrolsignalo.
fbclk	Enigo	Laŭvola	La ekstera sugesta enirhaveno por la I/O PLL. La IOPLL IP-kerno kreas ĉi tiun havenon kiam la I/O PLL funkcias en ekstera sugesta reĝimo aŭ nul-prokrasta bufroreĝimo. Por kompletigi la sugestan buklon, tabulo-nivela konekto devas ligi la fbclk-havenon kaj la eksteran horloĝan produktaĵhavenon de la I/O PLL.
fboutclk	Eligo	Laŭvola	La haveno kiu nutras la fbclk-havenon tra la mimika cirkulado. La fboutclk-haveno disponeblas nur se la I/O PLL estas en ekstera reĝimo.
zdbfbclk	Bidirekcia	Laŭvola	La dudirekta haveno kiu ligas al la mimika cirkulado. Ĉi tiu haveno devas konektiĝi al dudirekta stifto, kiu estas metita sur la pozitivan religon dediĉitan produktaĵstifton de la I/O PLL. La zdbfbclk-haveno disponeblas nur se la I/O PLL estas en nul-malfrua bufroreĝimo. Por eviti signalreflekton dum uzado de nul-prokrasta bufroreĝimo, ne metu tabulspurojn sur dudirektan I/O-stifton.
ŝlosita	Eligo	Laŭvola	La IOPLL IP-kerno veturas ĉi tiun havenon alte kiam la PLL akiras seruron. La haveno restas alta tiel longe kiel la IOPLL estas ŝlosita. La I/O PLL asertas la ŝlositan havenon kiam la fazoj kaj frekvencoj de la referenca horloĝo kaj relighorloĝo estas la
*daŭrigis…*

Parametro	Tajpu	Kondiĉo	Priskribo
			sama aŭ ene de la seruro cirkvito toleremo. Kiam la diferenco inter la du horloĝsignaloj superas la serurcirkvittoleremon, la I/O PLL perdas seruron.
refclk1	Enigo	Laŭvola	Dua referenca horloĝfonto, kiu kondukas la I/O PLL por horloĝŝanĝa funkcio.
ekstŝaltilo	Enigo	Laŭvola	Asertu la ekstŝaltilsignalon malaltan (1'b0) dum almenaŭ 3 horloĝcikloj por mane ŝanĝi la horloĝon.
activeclk	Eligo	Laŭvola	Eligsignalo por indiki kiu referenca horloĝfonto estas uzata de I/O PLL.
clkbad	Eligo	Laŭvola	Eligsignalo, kiu indikas, ke la stato de referenca horloĝfonto estas bona aŭ malbona.
kaskadi_el	Eligo	Laŭvola	Eligsignalo kiu manĝas en kontraŭfluan I/O PLL.
adjpllin	Enigo	Laŭvola	Eniga signalo kiu nutras de kontraŭflua I/O PLL.
outclk_[]	Eligo	Laŭvola	Eligi horloĝon de I/O PLL.

Arkivoj de IOPLL Intel FPGA IP Core User Guide

Se IP-kernversio ne estas listigita, la uzantgvidilo por la antaŭa IP-kernversio validas

IP Kerna Versio	Uzantgvidilo
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide

Dokumenta Revizia Historio por la IOPLL Intel FPGA IP Core User Guide

Dokumenta Versio	Intel Quartus® Ĉefa Versio	Ŝanĝoj
2019.06.24	18.1	Ĝisdatigis la priskribon por dediĉitaj horloĝaj enigoj en la Tipa I/O PLL-Arkitekturo diagramo.
2019.01.03	18.1	• Ĝisdatigis la Aliro al PLL LVDS_CLK/LOADEN elighaveno parametro en la IOPLL IP Kernaj Parametroj - Agordoj Tab tablo. • Ĝisdatigis la priskribon por la zdbfbclk-haveno en la IOPLL IP Kernaj Havenoj tablo.
2018.09.28	18.1	• Korektis la priskribon por ekstŝaltilo en la IOPLL IP Kernaj Havenoj tablo. • Renomis la jenajn IP-kernojn laŭ Intel-remarkigo: — Ŝanĝita Altera IOPLL IP-kerno al IOPLL Intel FPGA IP-kerno. — Ŝanĝita Altera PLL Reconfig IP-kerno al PLL Reconfig Intel FPGA IP-kerno. — Ŝanĝita Arria 10 FPLL IP-kerno al fPLL Intel Arria 10/Cyclone 10 FPGA IP-kerno.

Dato	Versio	Ŝanĝoj
junio 2017	2017.06.16	• Aldonita subteno por Intel Cyclone 10 GX-aparatoj. • Remarkita kiel Intel.
decembro 2016	2016.12.05	Ĝisdatigis la priskribon de la unua haveno de la IP-kerno.
junio 2016	2016.06.23	• Ĝisdatigitaj IP Kernaj Parametroj - Tabelo de Agordoj Tab. — Ĝisdatigis la priskribon por Mana Ŝanĝo kaj Aŭtomata Ŝanĝo kun Mana Anstataŭigo parametroj. La signalo de kontrolo de la horloĝo estas aktiva malalte. — Ĝisdatigis la priskribon de la parametro de Ŝanĝigo Prokrasto. • Difinitaj M kaj C nombriloj por DPS Counter Selection parametro en IP Kernaj Parametroj - Dinamika Rekonfiguracia Tabelo. • Ŝanĝita horloĝŝanĝa havenonomo de clkswitch al ekstswitch en Typical I/O PLL Architecture diagramo.
majo 2016	2016.05.02	Ĝisdatigitaj IP Kernaj Parametroj - Dinamika Reagorda Tabelo.
majo 2015	2015.05.04	Ĝisdatigis la priskribon por Ebligi aliron al PLL LVDS_CLK/LOADEN-eligporda parametro en IP Kernaj Parametroj - Tabelo de Agordoj Tab. Aldonis ligilon al la Tabelo de Signal Interface Between Altera IOPLL kaj Altera LVDS SERDES IP Cores en la I/O kaj High Speed I/O en la ĉapitro de Arria 10 Devices.
Aŭgusto 2014	2014.08.18	Komenca eldono.

Dokumentoj/Rimedoj

intel UG-01155 IOPLL FPGA IP Kerno [pdf] Uzantogvidilo
UG-01155 IOPLL FPGA IP Kerno, UG-01155, IOPLL FPGA IP Kerno, FPGA IP Kerno

Referencoj

Uzanto Manlibro

intel UG-01155 IOPLL FPGA IP Kerno

IOPLL Intel® FPGA IP Core Uzantgvidilo