intel UG-01155 IOPLL FPGA IP Core brugervejledning

Understøtter tilstødende PLL (adjpllin) input til at forbinde med en upstream PLL i PLL cascading mode.
Genererer hukommelsesinitialisering File (.mif) og tillader PLL dynamicVreconfiguration.

Understøtter PLL dynamisk faseskift.

Relateret information

Introduktion til Intel FPGA IP Cores
Giver flere oplysninger om Intel FPGA IP-kerner og parametereditoren.
Driftstilstande på side 9

Udgangsure på side 10
Se skift af ur på side 10

PLL-til-PLL Cascading på side 11
IOPLL Intel FPGA IP Core Brugervejledning Arkiver på side 12

Giver en liste over brugervejledninger til tidligere versioner af IOPLL Intel FPGA IP-kernen.

Enhedsfamiliesupport

IOPLL IP-kernen understøtter kun Intel Arria 10- og Intel Cyclone 10 GX-enhedsfamilierne.

IOPLL IP-kerneparametre

IOPLL IP-kerneparametereditoren vises i PLL-kategorien i IP-kataloget.

Parameter	Juridisk værdi	Beskrivelse
Enhedsfamilie	Intel Arria 10, Intel Cyclone 10 GX	Angiver enhedsfamilien.
Komponent	—	Angiver den målrettede enhed.
Hastighedsklasse	—	Angiver hastighedsgraden for målrettet enhed.
PLL-tilstand	Heltal-N PLL	Angiver den tilstand, der bruges til IOPLL IP-kernen. Det eneste lovlige valg er Heltal-N PLL. Hvis du har brug for en fraktioneret PLL, skal du bruge fPLL Intel Arria 10/Cyclone 10 FPGA IP-kernen.
Reference urfrekvens	—	Angiver indgangsfrekvensen for input-uret, refclk, i MHz. Standardværdien er 100.0 MHz. Minimum- og maksimumværdien afhænger af den valgte enhed.
Aktiver låst udgangsport	Tænd eller sluk	Tænd for at aktivere den låste port.
Aktiver parametre for fysisk output-ur	Tænd eller sluk	Tænd for at indtaste fysiske PLL-tællerparametre i stedet for at angive en ønsket output-klokfrekvens.
Driftstilstand	direkte, ekstern feedback, normal, kildesynkron, nul forsinkelse buffer, eller lvds	Angiver driften af PLL. Standardhandlingen er direkte mode. • Hvis du vælger direkte tilstand, minimerer PLL længden af tilbagekoblingsvejen for at producere den mindst mulige jitter ved PLL-udgangen. Det interne ur og det eksterne clock-output af PLL'en er faseforskudt i forhold til PLL-clock-indgangen. I denne tilstand kompenserer PLL ikke for nogen urnetværk. • Hvis du vælger normal tilstand, kompenserer PLL'en for forsinkelsen af det interne clocknetværk, der bruges af clockoutputtet. Hvis PLL'en også bruges til at drive en ekstern clock-udgangspin, sker der en tilsvarende faseforskydning af signalet på outputpinden. • Hvis du vælger kildesynkron mode, svarer clock-forsinkelsen fra pin til I/O input register til dataforsinkelsen fra pin til I/O input register. • Hvis du vælger ekstern feedback tilstand, skal du tilslutte fbclk-indgangsporten til en indgangspin. En forbindelse på kortniveau skal forbinde både input-pin og ekstern urudgangsport, fboutclk. Fbclk-porten er justeret med input-uret. • Hvis du vælger nul forsinkelse buffer tilstand, skal PLL'en føde en ekstern urudgangspin og kompensere for forsinkelsen, der indføres af denne pin. Signalet, der observeres på stiften, er synkroniseret med indgangsuret. PLL-urudgangen forbindes til altbidir-porten og driver zdbfbclk som en outputport. Hvis PLL'en også driver det interne clocknetværk, sker der en tilsvarende faseforskydning af dette netværk. • Hvis du vælger lvds tilstand bibeholdes det samme data- og klokketidsforhold mellem stifterne ved det interne SERDES-opsamlingsregister. Tilstanden kompenserer for forsinkelserne i LVDS-urnetværket og mellem datastiften og urindgangspinden til SERDES-opsamlingsregisterstierne.
Antal ure	1–9	Angiver antallet af output-ure, der kræves for hver enhed i PLL-designet. De ønskede indstillinger for udgangsfrekvens, faseforskydning og driftscyklus vises baseret på det valgte antal ure.
Angiv VCO-frekvens	Tænd eller sluk	Giver dig mulighed for at begrænse VCO-frekvensen til den angivne værdi. Dette er nyttigt, når der oprettes en PLL til ekstern LVDS-tilstand, eller hvis en specifik dynamisk faseforskydningstrinstørrelse ønskes.
*fortsatte…*

Parameter	Juridisk værdi	Beskrivelse
VCO frekvens (1)	—	• Hvornår Aktiver parametre for fysisk output-ur er slået til — viser VCO-frekvensen baseret på værdierne for Reference urfrekvens, Multiplikationsfaktor (M-tæller), og Divide Factor (N-Counter). • Hvornår Aktiver parametre for fysisk output-ur er slået fra — giver dig mulighed for at angive den ønskede værdi for VCO-frekvensen. Standardværdien er 600.0 MHz.
Giv ur globalt navn	Tænd eller sluk	Giver dig mulighed for at omdøbe navnet på output-uret.
Urets navn	—	Brugerurnavnet for Synopsis Design Constraints (SDC).
Ønsket frekvens	—	Specificerer output-clock-frekvensen for den tilsvarende output-clock-port, outclk[], i MHz. Standardværdien er 100.0 MHz. Minimum- og maksimumværdierne afhænger af den anvendte enhed. PLL'en læser kun tallene i de første seks decimaler.
Faktisk frekvens	—	Giver dig mulighed for at vælge den faktiske output-clock-frekvens fra en liste over opnåelige frekvenser. Standardværdien er den frekvens, der er tættest på den ønskede frekvens.
Phase Shift enheder	ps or grader	Specificerer faseforskydningsenheden for den tilsvarende output clock-port, outclk[], i picosekunder (ps) eller grader.
Ønsket faseskift	—	Angiver den ønskede værdi for faseforskydningen. Standardværdien er 0 ps.
Faktisk faseskift	—	Giver dig mulighed for at vælge det faktiske faseskift fra en liste over opnåelige faseforskydningsværdier. Standardværdien er det tættest opnåelige faseskift til det ønskede faseskift.
Ønsket arbejdscyklus	0.0–100.0	Angiver den ønskede værdi for arbejdscyklussen. Standardværdien er 50.0 %.
Faktisk driftscyklus	—	Giver dig mulighed for at vælge den faktiske driftscyklus fra en liste over opnåelige driftscyklusværdier. Standardværdien er den tættest mulige driftscyklus til den ønskede driftscyklus.
Multiplikationsfaktor (M-tæller) (2)	4–511	Angiver multiplikationsfaktoren for M-tæller. M-tællerens lovlige rækkevidde er 4–511. Begrænsninger på den mindste lovlige PFD-frekvens og den maksimale lovlige VCO-frekvens begrænser det effektive M-tællerområde til 4–160.
Divide Factor (N-Counter) (2)	1–511	Specificerer divideringsfaktoren for N-tælleren. Det lovlige område for N-tælleren er 1–511. Restriktioner på den mindste lovlige PFD-frekvens begrænser imidlertid N-tællerens effektive rækkevidde til 1–80.
Divide Factor (C-tæller) (2)	1–511	Specificerer divideringsfaktoren for output-uret (C-tæller).

Denne parameter er kun tilgængelig, når Aktiver fysiske output-urparametre er slået fra.

Denne parameter er kun tilgængelig, når Aktiver fysiske output-urparametre er slået til.

IOPLL IP Core Parameters – Fanen Indstillinger

Tabel 2. IOPLL IP Core Parameters – Fanen Indstillinger

Parameter	Juridisk værdi	Beskrivelse
PLL båndbredde forudindstillet	Lav, Medium, eller Høj	Specificerer PLL-båndbredde-forudindstillingen. Standardvalget er Lav.
PLL automatisk nulstilling	Tænd eller sluk	Selvnulstiller PLL automatisk ved tab af lås.
Opret en anden input-clk 'refclk1'	Tænd eller sluk	Tænd for at give et backup-ur knyttet til din PLL, der kan skifte med dit originale referenceur.
Anden referenceurfrekvens	—	Vælger frekvensen for det andet input-ursignal. Standardværdien er 100.0 MHz. Minimum- og maksimumværdien afhænger af den anvendte enhed.
Opret et 'active_clk'-signal for at angive input-uret i brug	Tænd eller sluk	Tænd for at oprette activeclk-output. Activeclk-udgangen angiver input-uret, som er i brug af PLL'en. Udgangssignal lav angiver refclk, og udgangssignal højt angiver refclk1.
Opret et 'clkbad'-signal for hvert af input-urene	Tænd eller sluk	Tænd for at oprette to clkbad-udgange, en for hvert input-ur. Lavt udgangssignal angiver, at uret fungerer, og højt udgangssignal angiver, at uret ikke fungerer.
Skiftetilstand	Automatisk omstilling, Manuel omstilling, eller Automatisk omskiftning med manuel tilsidesættelse	Specificerer omskiftningstilstand for designapplikation. IP'en understøtter tre switchover-tilstande: • Hvis du vælger Automatisk omstilling tilstand, overvåger PLL-kredsløbet det valgte referenceur. Hvis et ur stopper, skifter kredsløbet automatisk til backup-uret i nogle få ur-cyklusser og opdaterer statussignalerne, clkbad og activeclk. • Hvis du vælger Manuel omstilling tilstand, når styresignalet, extswitch, skifter fra logisk høj til logisk lav og forbliver lav i mindst tre clock-cyklusser, skifter input-uret til det andet ur. Extswitchen kan genereres fra FPGA-kernelogik eller input-pin. • Hvis du vælger Automatisk omskiftning med manuel tilsidesættelse tilstand, når extswitch-signalet er lavt, tilsidesætter det den automatiske switch-funktion. Så længe extswitch forbliver lav, er yderligere omskiftning blokeret. For at vælge denne tilstand skal dine to urkilder køre, og frekvensen af de to ure må ikke afvige med mere end 20 %. Hvis begge ure ikke er på samme frekvens, men deres periodeforskel er inden for 20 %, kan urtabsdetekteringsblokken detektere det tabte ur. PLL'en falder højst sandsynligt ud af låsen efter PLL-urindgangsskiftet og har brug for tid til at låse igen.
Omskiftningsforsinkelse	0–7	Tilføjer en specifik mængde cyklusforsinkelse til overgangsprocessen. Standardværdien er 0.
Adgang til PLL LVDS_CLK/ LOADEN udgangsport	Handicappet, Aktiver LVDS_CLK/ LÆS 0, eller Aktiver LVDS_CLK/ LOAD 0 & 1	Vælge Aktiver LVDS_CLK/LOADEN 0 or Aktiver LVDS_CLK/ LOADEN 0 & 1 for at aktivere PLL lvds_clk eller loaden output porten. Aktiverer denne parameter, hvis PLL'en føder en LVDS SERDES-blok med ekstern PLL. Når du bruger I/O PLL outclk-porte med LVDS-porte, bruges outclk[0..3] til lvds_clk[0,1] og loaden[0,1]-porte, outclk4 kan bruges til coreclk-porte.
Aktiver adgang til PLL DPA-outputporten	Tænd eller sluk	Tænd for at aktivere PLL DPA-outputporten.
*fortsatte…*

Parameter	Juridisk værdi	Beskrivelse
Aktiver adgang til PLL ekstern urudgangsport	Tænd eller sluk	Tænd for at aktivere den eksterne PLL-urudgangsport.
Angiver, hvilken outclk, der skal bruges som extclk_out[0]-kilde	C0 – C8	Angiver den outclk-port, der skal bruges som extclk_out[0]-kilde.
Angiver, hvilken outclk, der skal bruges som extclk_out[1]-kilde	C0 – C8	Angiver den outclk-port, der skal bruges som extclk_out[1]-kilde.

Cascading Tab

Tabel 3. IOPLL IP Core Parameters – Cascading Tab3

Parameter	Juridisk værdi	Beskrivelse
Opret et 'kaskade ud'-signal for at forbinde med en nedstrøms PLL	Tænd eller sluk	Tænd for at oprette cascade_out-porten, som angiver, at denne PLL er en kilde og forbinder med en destination (nedstrøms) PLL.
Angiver, hvilken outclk der skal bruges som kaskadekilde	0–8	Angiver den kaskadende kilde.
Opret et adjpllin- eller cclk-signal for at forbinde med en upstream-PLL	Tænd eller sluk	Tænd for at oprette en inputport, som angiver, at denne PLL er en destination og forbinder med en kilde (opstrøms) PLL.

Fanen Dynamisk omkonfiguration

Tabel 4. IOPLL IP Core Parameters – Dynamic Reconfiguration Fane

Parameter	Juridisk værdi	Beskrivelse
Aktiver dynamisk rekonfiguration af PLL	Tænd eller sluk	Aktiver den dynamiske rekonfiguration af denne PLL (i forbindelse med PLL Reconfig Intel FPGA IP-kerne).
Aktiver adgang til dynamiske faseskiftsporte	Tænd eller sluk	Aktiver den dynamiske faseforskydningsgrænseflade med PLL'en.
MIF-genereringsmulighed (3)	Frembringe Ny MIF File, Tilføj konfiguration til eksisterende MIF File, og Opret MIF File under IP-generering	Opret enten en ny .mif file indeholdende den aktuelle konfiguration af I/O PLL, eller føj denne konfiguration til en eksisterende .mif file. Du kan bruge denne .mif file under dynamisk rekonfiguration for at omkonfigurere I/O PLL'en til dens aktuelle indstillinger.
Sti til ny MIF file (4)	—	Indtast lokationen og file navnet på den nye .mif file skal skabes.
Sti til eksisterende MIF file (5)	—	Indtast lokationen og file navnet på den eksisterende .mif file du har tænkt dig at tilføje til.
*fortsatte…*

Denne parameter er kun tilgængelig, når Aktiver dynamisk rekonfiguration af PLL er slået til.

Denne parameter er kun tilgængelig, når Generer ny MIF File er valgt som MIF Generation
Valgmulighed.

Parameter	Juridisk værdi	Beskrivelse
Aktiver dynamisk faseskift til MIF-streaming (3)	Tænd eller sluk	Tænd for at gemme dynamiske faseskiftegenskaber til PLL-rekonfiguration.
DPS-tællervalg (6)	C0-C8, Alle C, or M	Vælger tælleren til at gennemgå dynamisk faseskift. M er feedback-tælleren og C er post-skala-tællere.
Antal dynamiske faseskift (6)	1–7	Vælger antallet af faseforskydningstrin. Størrelsen af en enkelt faseforskydning er lig med 1/8 af VCO-perioden. Standardværdien er 1.
Dynamisk faseskiftretning (6)	Positiv or Negativ	Bestemmer den dynamiske faseskiftretning, der skal lagres i PLL MIF.

Denne parameter er kun tilgængelig, når Tilføj konfiguration til eksisterende MIF File er valgt som MIF Generation Option

IOPLL IP-kerneparametre – fanebladet Avancerede parametre

Tabel 5. IOPLL IP-kerneparametre – fanebladet Avancerede parametre

Parameter	Juridisk værdi	Beskrivelse
Avancerede parametre	—	Viser en tabel over fysiske PLL-indstillinger, der vil blive implementeret baseret på dit input.

Funktionsbeskrivelse

En I/O PLL er et frekvensstyringssystem, der genererer et output-ur ved at synkronisere sig selv med et input-ur. PLL'en sammenligner faseforskellen mellem indgangssignalet og udgangssignalet for en voltage-styret oscillator (VCO) og udfører derefter fasesynkronisering for at opretholde en konstant fasevinkel (lås) på frekvensen af input- eller referencesignalet. Synkroniseringen eller den negative feedback-loop af systemet tvinger PLL'en til at blive faselåst.
Du kan konfigurere PLL'er som frekvensmultiplikatorer, dividere, demodulatorer, sporingsgeneratorer eller clock-gendannelseskredsløb. Du kan bruge PLL'er til at generere stabile frekvenser, gendanne signaler fra en støjende kommunikationskanal eller distribuere clock-signaler i hele dit design.

Byggesten til en PLL

Hovedblokkene i I/O PLL er fasefrekvensdetektoren (PFD), ladepumpen, sløjfefilteret, VCO og tællere, såsom en feedback-tæller (M), en præ-skala-tæller (N) og post- skalatællere (C). PLL-arkitekturen afhænger af den enhed, du bruger i dit design.

Denne parameter er kun tilgængelig, når Aktiver dynamisk faseskift for MIF-streaming er slået til.

Typisk I/O PLL-arkitektur

Følgende udtryk bruges almindeligvis til at beskrive adfærden af en PLL:
PLL-låsetid - også kendt som PLL-optagelsestiden. PLL-låsetid er tiden for PLL'en til at nå målfrekvensen og faseforholdet efter opstart, efter en programmeret udgangsfrekvensændring eller efter en PLL-nulstilling. Bemærk: Simuleringssoftware modellerer ikke en realistisk PLL-låsetid. Simulering viser en urealistisk hurtig låsetid. For den faktiske låsetidsspecifikation henvises til enhedens datablad.
PLL-opløsning - den mindste frekvensstigningsværdi for en PLL VCO. Antallet af bit i M- og N-tællerne bestemmer PLL-opløsningsværdien.
PLL sample rate - FREF sampling-frekvens, der kræves for at udføre fase- og frekvenskorrektionen i PLL'en. PLL'erneample rate er fREF /N.

PLL lås

PLL-låsen er afhængig af de to indgangssignaler i fasefrekvensdetektoren. Låsesignalet er et asynkront output fra PLL'erne. Antallet af cyklusser, der kræves for at porte låsesignalet, afhænger af PLL-input-uret, som clocker det gated-lock-kredsløb. Divider den maksimale låsetid for PLL'en med perioden for PLL-input-uret for at beregne antallet af urcyklusser, der kræves for at porte låsesignalet.

Driftstilstande

IOPLL IP-kernen understøtter seks forskellige clock-feedback-tilstande. Hver tilstand tillader multiplikation og division af uret, faseskift og duty-cycle programmering.

Output ure

IOPLL IP-kernen kan generere op til ni clock-outputsignaler. De genererede clock-outputsignaler clocker kernen eller de eksterne blokke uden for kernen.
Du kan bruge nulstillingssignalet til at nulstille output-clock-værdien til 0 og deaktivere PLL-output-urene.
Hvert udgangsur har et sæt ønskede indstillinger, hvor du kan angive de ønskede værdier for udgangsfrekvens, faseforskydning og driftscyklus. De ønskede indstillinger er de indstillinger, du ønsker at implementere i dit design.

De faktiske værdier for frekvens, faseforskydning og arbejdscyklus er de nærmeste indstillinger (bedst omtrentlige af de ønskede indstillinger), der kan implementeres i PLL-kredsløbet.

Reference urskift

Referenceclock switchover-funktionen gør det muligt for PLL'en at skifte mellem to referenceinput-ure. Brug denne funktion til urredundans eller til et domæneprogram med dobbelt ur, f.eks. i et system. Systemet kan tænde et redundant ur, hvis det primære ur holder op med at køre.
Ved at bruge referenceur-omskiftningsfunktionen kan du specificere frekvensen for det andet input-ur og vælge tilstand og forsinkelse for omskiftningen.

Klokketabsdetektering og referenceurskifteblok har følgende funktioner:

Overvåger referenceurets status. Hvis referenceuret fejler, skifter uret automatisk til en backup-urindgangskilde. Uret opdaterer status for clkbad- og activeclk-signalerne for at advare begivenheden.
Skifter referenceuret frem og tilbage mellem to forskellige frekvenser. Brug extswitch-signalet til manuelt at styre kontaktens handling. Efter en overgang finder sted, kan PLL miste låsen midlertidigt og gennemgå opgørelsesprocessen.

PLL-til-PLL Cascading

Hvis du kaskade PLL'er i dit design, skal kilden (opstrøms) PLL have en lavbåndbredde indstilling, mens destinationen (nedstrøms) PLL skal have en højbåndsbredde indstilling. Under kaskadedannelse tjener outputtet fra kilde-PLL som referenceur (input) for destinations-PLL. Båndbreddeindstillingerne for kaskadede PLL'er skal være anderledes. Hvis båndbreddeindstillingerne for de kaskadede PLL'er er de samme, kan de kaskadede PLL'er amplify fasestøj ved visse frekvenser. Adjpllin input clock kilden bruges til inter-kaskade mellem frakturable fraktioneret PLL'er.

Havne

Tabel 6. IOPLL IP-kerneporte

Parameter	Type	Tilstand	Beskrivelse
refclk	Input	Påkrævet	Referenceurkilden, der driver I/O PLL.
først	Input	Påkrævet	Den asynkrone nulstillingsport for output-urene. Kør denne port højt for at nulstille alle output-ure til værdien 0. Du skal tilslutte denne port til brugerkontrolsignalet.
fbclk	Input	Valgfri	Den eksterne feedback-indgangsport til I/O PLL. IOPLL IP-kernen opretter denne port, når I/O PLL'en arbejder i ekstern feedback-tilstand eller nul-forsinkelsesbuffertilstand. For at fuldføre feedback-sløjfen skal en forbindelse på kortniveau forbinde fbclk-porten og den eksterne clock-outputport på I/O PLL'en.
fboutclk	Produktion	Valgfri	Porten, der føder fbclk-porten gennem mimic-kredsløbet. Fboutclk-porten er kun tilgængelig, hvis I/O PLL er i ekstern feedback-tilstand.
zdbfbclk	Tovejs	Valgfri	Den tovejsport, der forbinder til det mimik-kredsløb. Denne port skal forbindes til en tovejs pin, der er placeret på den positive feedback dedikerede udgangspin på I/O PLL. zdbfbclk-porten er kun tilgængelig, hvis I/O PLL er i nul-forsinkelsesbuffertilstand. For at undgå signalrefleksion, når du bruger nul-forsinkelsesbuffertilstand, må du ikke placere kortspor på tovejs I/O-ben.
låst	Produktion	Valgfri	IOPLL IP-kernen driver denne port højt, når PLL'en opnår lås. Porten forbliver høj, så længe IOPLL'en er låst. I/O PLL'en hævder den låste port, når faserne og frekvenserne for referenceuret og feedbackuret er
*fortsatte…*

Parameter	Type	Tilstand	Beskrivelse
			samme eller inden for låsekredsløbstolerancen. Når forskellen mellem de to kloksignaler overstiger låsekredsløbstolerancen, mister I/O PLL låsen.
refclk1	Input	Valgfri	Anden referenceurkilde, der driver I/O PLL for clock switchover-funktionen.
extswitch	Input	Valgfri	Hold extswitch-signalet lavt (1'b0) i mindst 3 urcyklusser for manuelt at skifte uret.
aktivclk	Produktion	Valgfri	Udgangssignal for at angive, hvilken referenceklokkilde, der bruges af I/O PLL.
klkbad	Produktion	Valgfri	Udgangssignal, der angiver, at status for referenceurkilden er god eller dårlig.
cascade_out	Produktion	Valgfri	Udgangssignal, der føres til downstream I/O PLL.
adjpllin	Input	Valgfri	Indgangssignal, der fødes fra upstream I/O PLL.
outclk_[]	Produktion	Valgfri	Udgangsur fra I/O PLL.

IOPLL Intel FPGA IP Core Brugervejledning Arkiver

Hvis en IP-kerneversion ikke er angivet, gælder brugervejledningen til den tidligere IP-kerneversion

IP Core version	Brugervejledning
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Brugervejledning
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Brugervejledning
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Brugervejledning
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Brugervejledning

Dokument revisionshistorik for IOPLL Intel FPGA IP Core User Guide

Dokumentversion	Intel Quartus® Prime version	Ændringer
2019.06.24	18.1	Opdateret beskrivelsen for dedikerede urindgange i Typisk I/O PLL-arkitektur diagram.
2019.01.03	18.1	• Opdateret Adgang til PLL LVDS_CLK/LOADEN outputport parameter i IOPLL IP Core Parameters – Fanen Indstillinger tabel. • Opdaterede beskrivelsen for zdbfbclk-porten i IOPLL IP-kerneporte tabel.
2018.09.28	18.1	• Rettede beskrivelsen for extswitch i IOPLL IP-kerneporte tabel. • Omdøbte følgende IP-kerner i henhold til Intels rebranding: — Ændrede Altera IOPLL IP-kerne til IOPLL Intel FPGA IP-kerne. — Ændrede Altera PLL Reconfig IP-kerne til PLL Reconfig Intel FPGA IP-kerne. — Ændrede Arria 10 FPLL IP-kerne til fPLL Intel Arria 10/Cyclone 10 FPGA IP-kerne.

Dato	Version	Ændringer
juni 2017	2017.06.16	• Tilføjet understøttelse af Intel Cyclone 10 GX-enheder. • Omdannede til Intel.
december 2016	2016.12.05	Opdaterede beskrivelsen af IP-kernens første port.
juni 2016	2016.06.23	• Opdaterede IP Core Parameters – Indstillinger-fanetabel. — Opdateret beskrivelsen for manuel omskiftning og automatisk omskiftning med manuel tilsidesættelsesparametre. Styresignalet for urskift er aktivt lavt. — Opdateret beskrivelsen for parameteren Switchover Delay. • Definerede M- og C-tællere for DPS-tællervalgsparameter i IP Core Parameters – Dynamic Reconfiguration Tab-tabellen. • Ændret clock switchover-portnavn fra clkswitch til extswitch i typisk I/O PLL-arkitekturdiagram.
maj 2016	2016.05.02	Opdaterede IP-kerneparametre – Dynamic Reconfiguration Tab-tabel.
maj 2015	2015.05.04	Opdaterede beskrivelsen for Aktiver adgang til PLL LVDS_CLK/LOADEN outputportparameter i IP Core Parameters – Settings Tab table. Tilføjet et link til signalgrænsefladen mellem Altera IOPLL og Altera LVDS SERDES IP Cores-tabellen i kapitlet I/O og højhastigheds-I/O i Arria 10-enheder.
august 2014	2014.08.18	Første udgivelse.

Dokumenter/ressourcer

intel UG-01155 IOPLL FPGA IP Core [pdfBrugervejledning
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Referencer

Brugermanual

intel UG-01155 IOPLL FPGA IP Core

IOPLL Intel® FPGA IP Core brugervejledning