Intel UG-01155 IOPLL FPGA IP Core

Aktualizované pre Intel® Quartus® Prime Design Suite: 18.1

IOPLL Intel® FPGA IP Core užívateľská príručka

IOPLL Intel® FPGA IP jadro umožňuje konfigurovať nastavenia Intel Arria® 10 a Intel Cyclone® 10 GX I/O PLL.

Jadro IOPLL IP podporuje nasledujúce funkcie:

• Podporuje šesť rôznych režimov spätnej väzby hodín: priama, externá spätná väzba, normálny, synchrónny zdroj, vyrovnávacia pamäť s nulovým oneskorením a režim LVDS.
• Generuje až deväť výstupných signálov hodín pre zariadenia Intel Arria 10 a Intel CycloneM 10 GX.
• Prepína medzi dvoma referenčnými vstupnými hodinami.
• Podporuje susedný vstup PLL (adjpllin) na pripojenie k upstream PLL v kaskádovom režime PLL.
• Generuje inicializáciu pamäte File (.mif) a umožňuje PLL dynamicVreconfiguration.
• Podporuje dynamický fázový posun PLL.

Súvisiace informácie

• Úvod do Intel FPGA IP jadier
  Poskytuje viac informácií o jadrách Intel FPGA IP a editore parametrov.
• Prevádzkové režimy na strane 9
• Výstupné hodiny na strane 10
• Pozrite Prepnutie hodín na strane 10
• Kaskádovanie PLL do PLL na strane 11
• Archív používateľskej príručky IOPLL Intel FPGA IP Core na strane 12

Poskytuje zoznam používateľských príručiek pre predchádzajúce verzie jadra IOPLL Intel FPGA IP.

Podpora rodiny zariadení

Jadro IOPLL IP podporuje iba rodiny zariadení Intel Arria 10 a Intel Cyclone 10 GX.

IOPLL IP Core Parameters

Editor základných parametrov IP IOPLL sa objaví v kategórii PLL v katalógu IP.

Parameter	Právna hodnota	Popis
Rodina zariadení	Intel Arria 10, Intel Cyklón 10 GX	Určuje rodinu zariadení.
Komponent	—	Určuje cieľové zariadenie.
Rýchlostný stupeň	—	Určuje stupeň rýchlosti pre cieľové zariadenie.
Režim PLL	Celé číslo-N PLL	Určuje režim použitý pre jadro IP IOPLL. Jediný legálny výber je Celé číslo-N PLL. Ak potrebujete zlomkové PLL, musíte použiť jadro fPLL Intel Arria 10/Cyclone 10 FPGA IP.
Referenčná frekvencia hodín	—	Určuje vstupnú frekvenciu pre vstupné hodiny, refclk, v MHz. Predvolená hodnota je 100.0 MHz. Minimálna a maximálna hodnota závisí od zvoleného zariadenia.
Povoliť uzamknutý výstupný port	Zapnúť alebo Vypnúť	Zapnutím aktivujete uzamknutý port.
Povoliť parametre hodín fyzického výstupu	Zapnúť alebo Vypnúť	Zapnutím zadáte parametre fyzického počítadla PLL namiesto zadania požadovanej výstupnej taktovacej frekvencie.
Prevádzkový režim	priamy, vonkajšia spätná väzba, normálne, zdroj synchrónny, vyrovnávacia pamäť s nulovým oneskorením, alebo lvds	Určuje činnosť PLL. Predvolená operácia je priamy režim. • Ak vyberiete možnosť priamy V režime PLL minimalizuje dĺžku spätnoväzbovej dráhy, aby sa vytvoril najmenší možný jitter na výstupe PLL. Výstupy vnútorných hodín a vonkajších hodín PLL sú fázovo posunuté vzhľadom na vstup hodín PLL. V tomto režime PLL nekompenzuje žiadne hodinové siete. • Ak vyberiete možnosť normálne režim, PLL kompenzuje oneskorenie internej siete hodín využívanej hodinovým výstupom. Ak sa PLL používa aj na riadenie externého výstupného kolíka hodín, dôjde k zodpovedajúcemu fázovému posunu signálu na výstupnom kolíku. • Ak vyberiete možnosť zdroj synchrónny V režime, oneskorenie hodín medzi pinom a vstupným registrom I/O sa zhoduje s oneskorením údajov medzi pinom a vstupným registrom I/O. • Ak vyberiete možnosť vonkajšia spätná väzba musíte pripojiť vstupný port fbclk k vstupnému kolíku. Pripojenie na úrovni dosky musí spájať vstupný kolík aj výstupný port externých hodín, fboutclk. Port fbclk je zarovnaný so vstupnými hodinami. • Ak vyberiete možnosť vyrovnávacia pamäť s nulovým oneskorením V režime PLL musí napájať výstupný kolík externých hodín a kompenzovať oneskorenie spôsobené týmto kolíkom. Signál pozorovaný na kolíku je synchronizovaný so vstupnými hodinami. Výstup hodín PLL sa pripája k portu altbidir a riadi zdbfbclk ako výstupný port. Ak PLL poháňa aj sieť interných hodín, dôjde k zodpovedajúcemu fázovému posunu tejto siete. • Ak vyberiete možnosť lvds V režime SERDES sa zachováva rovnaký vzťah medzi údajmi a časovaním hodín kolíkov vo vnútornom registri SERDES. Tento režim kompenzuje oneskorenia v sieti hodín LVDS a medzi dátovým kolíkom a vstupným kolíkom hodín k dráham zachytávacieho registra SERDES.
Počet hodín	1–9	Určuje počet výstupných hodín požadovaných pre každé zariadenie v dizajne PLL. Požadované nastavenia pre výstupnú frekvenciu, fázový posun a pracovný cyklus sú zobrazené na základe počtu zvolených hodín.
Zadajte frekvenciu VCO	Zapnúť alebo Vypnúť	Umožňuje vám obmedziť frekvenciu VCO na zadanú hodnotu. To je užitočné pri vytváraní PLL pre externý režim LVDS alebo ak je požadovaná špecifická veľkosť kroku dynamického fázového posunu.
pokračovanie…

Parameter	Právna hodnota	Popis
Frekvencia VCO (1)	—	• Kedy Povoliť parametre hodín fyzického výstupu je zapnuté – zobrazuje frekvenciu VCO na základe hodnôt pre Referenčná frekvencia hodín, Multiplikačný faktor (M-Counter)a Deliaci faktor (N-Counter). • Kedy Povoliť parametre hodín fyzického výstupu je vypnuté — umožňuje zadať požadovanú hodnotu pre frekvenciu VCO. Predvolená hodnota je 600.0 MHz.
Dajte hodinám globálny názov	Zapnúť alebo Vypnúť	Umožňuje premenovať názov výstupných hodín.
Názov hodín	—	Názov používateľských hodín pre Synopsis Design Constraints (SDC).
Požadovaná frekvencia	—	Určuje výstupnú frekvenciu hodín zodpovedajúceho portu výstupných hodín, outclk[], v MHz. Predvolená hodnota je 100.0 MHz. Minimálne a maximálne hodnoty závisia od použitého zariadenia. PLL číta iba číslice na prvých šiestich desatinných miestach.
Skutočná frekvencia	—	Umožňuje vybrať skutočnú výstupnú frekvenciu hodín zo zoznamu dosiahnuteľných frekvencií. Predvolená hodnota je najbližšia dosiahnuteľná frekvencia k požadovanej frekvencii.
Jednotky fázového posunu	ps or stupňa	Určuje jednotku fázového posunu pre príslušný výstupný hodinový port, outclk[], v pikosekundách (ps) alebo stupňoch.
Požadovaný fázový posun	—	Určuje požadovanú hodnotu pre fázový posun. Predvolená hodnota je 0ps.
Skutočný fázový posun	—	Umožňuje vybrať skutočný fázový posun zo zoznamu dosiahnuteľných hodnôt fázového posunu. Predvolená hodnota je najbližší dosiahnuteľný fázový posun k požadovanému fázovému posunu.
Požadovaný pracovný cyklus	0.0–100.0	Určuje požadovanú hodnotu pre pracovný cyklus. Predvolená hodnota je 50.0%.
Skutočný pracovný cyklus	—	Umožňuje vybrať skutočný pracovný cyklus zo zoznamu dosiahnuteľných hodnôt pracovného cyklu. Predvolená hodnota je najbližší dosiahnuteľný pracovný cyklus k požadovanému pracovnému cyklu.
Multiplikačný faktor (M-Counter) (2)	4–511	Určuje koeficient násobenia M-počítadla. Zákonný rozsah počítadla M je 4–511. Obmedzenia minimálnej povolenej frekvencie PFD a maximálnej povolenej frekvencie VCO však obmedzujú efektívny rozsah počítadla M na 4–160.
Deliaci faktor (N-Counter) (2)	1–511	Určuje deliaci faktor N-počítadla. Zákonný rozsah N čítača je 1–511. Obmedzenia minimálnej zákonnej frekvencie PFD však obmedzujú efektívny rozsah čítača N na 1–80.
Deliaci faktor (C-počítadlo) (2)	1–511	Určuje deliaci faktor pre výstupné hodiny (C-counter).

1. Tento parameter je dostupný len vtedy, keď je vypnutá možnosť Povoliť parametre fyzických výstupných hodín.
2. Tento parameter je dostupný len vtedy, keď je zapnutá možnosť Povoliť parametre fyzických výstupných hodín.

IOPLL IP Core Parameters – záložka Settings

Tabuľka 2. IOPLL IP Core Parameters – Settings Tab

Parameter	Právna hodnota	Popis
Prednastavená šírka pásma PLL	Nízka, Stredná, alebo Vysoká	Určuje prednastavené nastavenie šírky pásma PLL. Predvolený výber je Nízka.
Automatický reset PLL	Zapnúť alebo Vypnúť	Automaticky samočinne resetuje PLL pri strate zámku.
Vytvorte druhý vstup clk 'refclk1'	Zapnúť alebo Vypnúť	Zapnutím získate záložné hodiny pripojené k vášmu PLL, ktoré sa môžu prepínať s vašimi pôvodnými referenčnými hodinami.
Druhá referenčná hodinová frekvencia	—	Vyberie frekvenciu druhého vstupného hodinového signálu. Predvolená hodnota je 100.0 MHz. Minimálna a maximálna hodnota závisí od použitého zariadenia.
Vytvorte signál „active_clk“ na označenie používaných vstupných hodín	Zapnúť alebo Vypnúť	Zapnutím vytvoríte výstup activeclk. Výstup activeclk indikuje vstupné hodiny, ktoré používa PLL. Nízky výstupný signál indikuje refclk a vysoký výstupný signál indikuje refclk1.
Vytvorte 'clkbad' signál pre každý zo vstupných hodín	Zapnúť alebo Vypnúť	Zapnutím vytvoríte dva výstupy clkbad, jeden pre každé vstupné hodiny. Nízky výstupný signál znamená, že hodiny fungujú, a vysoký výstupný signál znamená, že hodiny nefungujú.
Režim prepínania	Automatické prepínanie, Manuálne prepínanie, alebo Automatické prepínanie s manuálnym ovládaním	Určuje režim prepínania pre návrhovú aplikáciu. IP podporuje tri režimy prepínania: • Ak vyberiete možnosť Automatické prepínanie režim, obvody PLL monitorujú zvolené referenčné hodiny. Ak sa jedny hodiny zastavia, obvod sa po niekoľkých hodinových cykloch automaticky prepne na záložné hodiny a aktualizuje stavové signály, clkbad a activeclk. • Ak vyberiete možnosť Manuálne prepínanie režim, keď sa riadiaci signál, prepínač, zmení z logického vysokého na logický nízky a zostane nízky aspoň počas troch hodinových cyklov, vstupné hodiny sa prepnú na iné hodiny. Extwitch môže byť generovaný z logiky jadra FPGA alebo vstupného kolíka. • Ak vyberiete Automatické prepínanie s manuálnym ovládaním režim, keď je signál externého spínača nízky, prepíše funkciu automatického spínača. Pokiaľ je prepínač nízky, ďalšie prepínanie je zablokované. Na výber tohto režimu musia byť vaše dva zdroje hodín spustené a frekvencia týchto dvoch hodín sa nemôže líšiť o viac ako 20 %. Ak obe hodiny nie sú na rovnakej frekvencii, ale ich časový rozdiel je v rámci 20%, blok detekcie straty hodín dokáže stratu hodín zistiť. PLL s najväčšou pravdepodobnosťou vypadne zo zámku po prepnutí vstupu hodín PLL a potrebuje čas na opätovné uzamknutie.
Oneskorenie prechodu	0–7	Pridáva určité množstvo oneskorenia cyklu k procesu prepínania. Predvolená hodnota je 0.
Prístup k výstupnému portu PLL LVDS_CLK/ LOADEN	Zakázané, Povoliť LVDS_CLK/ NAŤAŽIŤ 0, alebo Povoliť LVDS_CLK/ NAŤAŽIŤ 0 & 1	Vyberte Povoliť LVDS_CLK/LOADEN 0 or Povoliť LVDS_CLK/ LOADEN 0 & 1 aby ste povolili výstupný port PLL lvds_clk alebo loaden. Povolí tento parameter v prípade, že PLL napája blok LVDS SERDES s externým PLL. Pri použití I/O PLL outclk portov s LVDS portami sa outclk[0..3] používa pre lvds_clk[0,1] a loaden[0,1] porty, outclk4 je možné použiť pre coreclk porty.
Povoľte prístup k výstupnému portu PLL DPA	Zapnúť alebo Vypnúť	Zapnutím aktivujete výstupný port PLL DPA.
pokračovanie…

Parameter	Právna hodnota	Popis
Povoľte prístup k výstupnému portu externých hodín PLL	Zapnúť alebo Vypnúť	Zapnutím aktivujete výstupný port externých hodín PLL.
Určuje, ktorý outclk sa má použiť ako zdroj extclk_out[0]	C0 – C8	Určuje port outclk, ktorý sa má použiť ako zdroj extclk_out[0].
Určuje, ktorý outclk sa má použiť ako zdroj extclk_out[1]	C0 – C8	Určuje port outclk, ktorý sa má použiť ako zdroj extclk_out[1].

Kaskádová tab

Tabuľka 3. IOPLL IP Core Parameters – Cascading Tab3

Parameter	Právna hodnota	Popis
Vytvorte „kaskádový výstup“ signál na spojenie s downstream PLL	Zapnúť alebo Vypnúť	Zapnutím vytvoríte port cascade_out, ktorý indikuje, že táto PLL je zdrojom a spája sa s cieľovou (downstream) PLL.
Určuje, ktorý outclk sa má použiť ako kaskádový zdroj	0–8	Určuje kaskádový zdroj.
Vytvorte adjpllin alebo cclk signál na pripojenie k upstream PLL	Zapnúť alebo Vypnúť	Zapnutím vytvoríte vstupný port, ktorý indikuje, že tento PLL je cieľ a spája sa so zdrojovým (upstream) PLL.

Dynamická rekonfigurácia Tab

Tabuľka 4. IOPLL IP Core Parameters – Dynamic Reconfiguration Tab

Parameter	Právna hodnota	Popis
Povoliť dynamickú rekonfiguráciu PLL	Zapnúť alebo Vypnúť	Zapnite povoliť dynamickú rekonfiguráciu tohto PLL (v spojení s PLL Reconfig Intel FPGA IP core).
Povoliť prístup k portom dynamického fázového posunu	Zapnúť alebo Vypnúť	Zapnite aktiváciu rozhrania dynamického fázového posunu s PLL.
Možnosť generovania MIF (3)	Generovať Nový MIF File, Pridať konfiguráciu do existujúceho súboru MIF Filea Vytvorte súbor MIF File počas generovania IP adresy	Buď vytvorte nový .mif file obsahujúcu aktuálnu konfiguráciu I/O PLL alebo pridajte túto konfiguráciu do existujúceho súboru .mif file. Môžete použiť tento .mif file počas dynamickej rekonfigurácie na prekonfigurovanie I/O PLL na aktuálne nastavenia.
Cesta k novému súboru MIF file (4)	—	Zadajte polohu a file názov nového .mif file byť vytvorený.
Cesta k existujúcemu súboru MIF file (5)	—	Zadajte polohu a file názov existujúceho .mif file máte v úmysle pridať.
pokračovanie…

1. Tento parameter je dostupný len vtedy, keď je zapnutá možnosť Povoliť dynamickú rekonfiguráciu PLL.
2. Tento parameter je dostupný iba pri Generate New MIF File je vybratá ako MIF Generation
   Možnosť.

   Parameter	Právna hodnota	Popis
   Povoliť dynamický fázový posun pre streamovanie MIF (3)	Zapnúť alebo Vypnúť	Zapnutím uložíte vlastnosti dynamického fázového posunu pre rekonfiguráciu PLL.
   Výber počítadla DPS (6)	C0 – C8, Všetky C, or M	Vyberie počítadlo, ktoré podstúpi dynamický fázový posun. M je počítadlo spätnej väzby a C je počítadlo po stupnici.
   Počet dynamických fázových posunov (6)	1–7	Vyberá počet prírastkov fázového posunu. Veľkosť prírastku jednofázového posunu sa rovná 1/8 periódy VCO. Predvolená hodnota je 1.
   Dynamický smer fázového posunu (6)	Pozitívny or Negatívne	Určuje smer dynamického fázového posunu, ktorý sa má uložiť do PLL MIF.

3. Tento parameter je dostupný len pri Pridať konfiguráciu k existujúcemu súboru MIF File je vybratá ako možnosť generovania MIF

IOPLL IP Core Parameters – Advanced Parameters Tab

Tabuľka 5. IOPLL IP Core Parameters – Advanced Parameters Tab

Parameter	Právna hodnota	Popis
Rozšírené parametre	—	Zobrazí tabuľku fyzických nastavení PLL, ktoré budú implementované na základe vášho vstupu.

Popis funkcie

• I/O PLL je systém riadenia frekvencie, ktorý generuje výstupné hodiny synchronizáciou so vstupnými hodinami. PLL porovnáva fázový rozdiel medzi vstupným signálom a výstupným signálom objtage-riadený oscilátor (VCO) a následne vykoná fázovú synchronizáciu, aby udržal konštantný fázový uhol (uzamknutie) na frekvencii vstupného alebo referenčného signálu. Synchronizačná alebo negatívna spätná väzba systému núti PLL k fázovému uzamknutiu.
• PLL môžete nakonfigurovať ako frekvenčné násobiče, deličy, demodulátory, sledovacie generátory alebo obvody obnovy hodín. PLL môžete použiť na generovanie stabilných frekvencií, obnovu signálov z hlučného komunikačného kanála alebo distribúciu hodinových signálov v rámci vášho návrhu.

Stavebné bloky PLL

Hlavnými blokmi I/O PLL sú fázový frekvenčný detektor (PFD), nábojová pumpa, slučkový filter, VCO a počítadlá, ako je počítadlo spätnej väzby (M), počítadlo predbežnej stupnice (N) a post- počítadlá váhy (C). Architektúra PLL závisí od zariadenia, ktoré používate vo svojom návrhu.

Tento parameter je dostupný len vtedy, keď je zapnutá možnosť Povoliť dynamický fázový posun pre streamovanie MIF.

Typická I/O PLL architektúra

• Nasledujúce výrazy sa bežne používajú na opis správania PLL:
  Čas uzamknutia PLL – známy aj ako čas získania PLL. Čas uzamknutia PLL je čas, počas ktorého PLL dosiahne cieľovú frekvenciu a fázový vzťah po zapnutí, po naprogramovanej zmene výstupnej frekvencie alebo po resete PLL. Poznámka: Simulačný softvér nemodeluje realistický čas uzamknutia PLL. Simulácia ukazuje nereálne rýchly čas uzamknutia. Skutočnú špecifikáciu času uzamknutia nájdete v údajovom liste zariadenia.
• Rozlíšenie PLL—minimálna hodnota prírastku frekvencie PLL VCO. Počet bitov v M a N čítačoch určuje hodnotu rozlíšenia PLL.
• Spoločnosť PLL sample sadzba — FREF sampfrekvencia potrebná na vykonanie fázovej a frekvenčnej korekcie v PLL. Spoločnosť PLL sampsadzba je frEF /N.

Zámok PLL

Blokovanie PLL je závislé od dvoch vstupných signálov v detektore fázovej frekvencie. Blokovací signál je asynchrónnym výstupom PLL. Počet cyklov požadovaných na hradlovanie signálu zámku závisí od vstupných hodín PLL, ktoré taktujú obvody hradlového zámku. Vydeľte maximálny čas uzamknutia PLL periódou vstupných hodín PLL, aby ste vypočítali počet hodinových cyklov potrebných na hradenie signálu uzamknutia.

Prevádzkové režimy

Jadro IOPLL IP podporuje šesť rôznych režimov spätnej väzby hodín. Každý režim umožňuje násobenie a delenie hodín, fázový posun a programovanie pracovného cyklu.

Výstupné hodiny

• Jadro IOPLL IP môže generovať až deväť výstupných hodinových signálov. Generované výstupné signály hodín taktujú jadro alebo externé bloky mimo jadra.
• Resetovací signál môžete použiť na resetovanie hodnoty výstupných hodín na 0 a deaktiváciu výstupných hodín PLL.
• Každé výstupné hodiny má súbor požadovaných nastavení, kde môžete zadať požadované hodnoty výstupnej frekvencie, fázového posunu a pracovného cyklu. Požadované nastavenia sú nastavenia, ktoré chcete implementovať do svojho návrhu.
• Skutočné hodnoty pre frekvenciu, fázový posun a pracovný cyklus sú najbližšie nastavenia (najlepšie približné z požadovaných nastavení), ktoré je možné implementovať v obvode PLL.

Prepnutie referenčných hodín

Funkcia prepínania referenčných hodín umožňuje PLL prepínať medzi dvoma referenčnými vstupnými hodinami. Túto funkciu použite na redundanciu hodín alebo na aplikáciu s duálnymi hodinami, napríklad v systéme. Systém môže zapnúť redundantné hodiny, ak prestanú bežať primárne hodiny.
Pomocou funkcie prepínania referenčných hodín môžete určiť frekvenciu pre druhé vstupné hodiny a zvoliť režim a oneskorenie prepínania.

Blok detekcie straty hodín a prepínanie referenčných hodín má nasledujúce funkcie:

• Monitoruje stav referenčných hodín. Ak referenčné hodiny zlyhajú, hodiny sa automaticky prepnú na záložný zdroj vstupu hodín. Hodiny aktualizujú stav signálov clkbad a activeclk, aby upozornili na udalosť.
• Prepína referenčné hodiny tam a späť medzi dvoma rôznymi frekvenciami. Na manuálne ovládanie činnosti spínača použite signál prepínača. Po prepnutí môže PLL dočasne stratiť zámok a prejsť procesom zúčtovania.

Kaskádovanie z PLL do PLL

Ak vo svojom návrhu kaskádujete PLL, zdrojová (upstream) PLL musí mať nastavenie nízkej šírky pásma, zatiaľ čo cieľová (downstream) PLL musí mať nastavenie vysokej šírky pásma. Počas kaskádovania slúži výstup zdroja PLL ako referenčné hodiny (vstup) cieľového PLL. Nastavenia šírky pásma kaskádových PLL musia byť odlišné. Ak sú nastavenia šírky pásma kaskádových PLL rovnaké, kaskádové PLL môžu ampZnížte fázový šum pri určitých frekvenciách. Zdroj vstupných hodín adjpllin sa používa na interkaskádovanie medzi zlomiteľnými zlomkovými PLL.

Porty

Tabuľka 6. IOPLL IP Core Ports

Parameter	Typ	Podmienka	Popis
refclk	Vstup	Povinné	Referenčný zdroj hodín, ktorý riadi I/O PLL.
prvý	Vstup	Povinné	Asynchrónny resetovací port pre výstupné hodiny. Posuňte tento port vysoko, aby sa všetky výstupné hodiny nastavili na hodnotu 0. Tento port musíte pripojiť k riadiacemu signálu používateľa.
fbclk	Vstup	Voliteľné	Vstupný port externej spätnej väzby pre I/O PLL. Jadro IOPLL IP vytvára tento port, keď I/O PLL pracuje v režime externej spätnej väzby alebo v režime vyrovnávacej pamäte s nulovým oneskorením. Na dokončenie spätnoväzbovej slučky musí pripojenie na úrovni dosky pripojiť port fbclk a výstupný port externých hodín I/O PLL.
fboutclk	Výstup	Voliteľné	Port, ktorý napája port fbclk cez mimické obvody. Port fboutclk je dostupný iba vtedy, ak je I/O PLL v režime externej spätnej väzby.
zdbfbclk	Obojsmerný	Voliteľné	Obojsmerný port, ktorý sa pripája k mimickému obvodu. Tento port sa musí pripojiť k obojsmernému kolíku, ktorý je umiestnený na vyhradenom výstupnom kolíku kladnej spätnej väzby I/O PLL. Port zdbfbclk je dostupný len vtedy, ak je I/O PLL v režime vyrovnávacej pamäte s nulovým oneskorením. Aby ste predišli odrazu signálu pri použití režimu vyrovnávacej pamäte s nulovým oneskorením, neumiestňujte stopy dosky na obojsmerný I/O kolík.
zamknuté	Výstup	Voliteľné	Jadro IOPLL IP poháňa tento port vysoko, keď PLL získa zámok. Port zostáva vysoký, pokiaľ je IOPLL uzamknutý. I/O PLL potvrdzuje uzamknutý port, keď sú fázy a frekvencie referenčných hodín a spätnoväzbových hodín
pokračovanie…

Parameter	Typ	Podmienka	Popis
			rovnaké alebo v rámci tolerancie blokovacieho obvodu. Keď rozdiel medzi dvoma hodinovými signálmi prekročí toleranciu blokovacieho obvodu, I/O PLL stratí blokovanie.
refclk1	Vstup	Voliteľné	Druhý referenčný zdroj hodín, ktorý riadi I/O PLL pre funkciu prepínania hodín.
prepínač	Vstup	Voliteľné	Ak chcete manuálne prepnúť hodiny, nastavte nízky signál extwitch (1'b0) aspoň na 3 cykly hodín.
activeclk	Výstup	Voliteľné	Výstupný signál, ktorý indikuje, ktorý zdroj referenčných hodín používa I/O PLL.
clkbad	Výstup	Voliteľné	Výstupný signál, ktorý indikuje stav zdroja referenčných hodín je dobrý alebo zlý.
cascade_out	Výstup	Voliteľné	Výstupný signál, ktorý sa privádza do downstream I/O PLL.
adjpllin	Vstup	Voliteľné	Vstupný signál, ktorý sa napája z upstream I/O PLL.
outclk_[]	Výstup	Voliteľné	Výstupné hodiny z I/O PLL.

Archív používateľskej príručky IOPLL Intel FPGA IP Core

Ak nie je uvedená verzia jadra IP, platí používateľská príručka pre predchádzajúcu verziu jadra IP

Základná verzia IP	Používateľská príručka
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Užívateľská príručka
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Užívateľská príručka
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Užívateľská príručka
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Užívateľská príručka

História revízií dokumentu pre užívateľskú príručku IOPLL Intel FPGA IP Core

Verzia dokumentu	Intel Quartus® Primárna verzia	Zmeny
2019.06.24	18.1	Aktualizovaný popis vyhradených hodinových vstupov v Typická I/O PLL architektúra diagram.
2019.01.03	18.1	• Aktualizované Prístup k výstupnému portu PLL LVDS_CLK/LOADEN parameter v IOPLL IP Core Parameters – záložka Settings tabuľky. • Aktualizovaný popis portu zdbfbclk v IOPLL IP Core Ports tabuľky.
2018.09.28	18.1	• Opravený popis pre exswitch v IOPLL IP Core Ports tabuľky. • Premenovali nasledujúce jadrá IP podľa rebrandingu Intel: — Zmenené jadro Altera IOPLL IP na jadro IOPLL Intel FPGA IP. — Zmenené jadro Altera PLL Reconfig IP na jadro PLL Reconfig Intel FPGA IP. — Zmenené jadro Arria 10 FPLL IP na jadro fPLL Intel Arria 10/Cyclone 10 FPGA IP.

Dátum	Verzia	Zmeny
júna 2017	2017.06.16	• Pridaná podpora pre zariadenia Intel Cyclone 10 GX. • Premenované na Intel.
decembra 2016	2016.12.05	Aktualizovaný popis prvého portu jadra IP.
júna 2016	2016.06.23	• Aktualizované parametre IP Core Parameters – tabuľka karty Settings. — Aktualizovaný popis pre ručné prepínanie a automatické prepínanie s parametrami ručného prepínania. Riadiaci signál prepínania hodín je aktívny nízko. — Aktualizovaný popis parametra Oneskorenie pri prepnutí. • Definované počítadlá M a C pre parameter výberu počítadla DPS v tabuľke základných parametrov IP – tabuľka Dynamic Reconfiguration. • Zmenený názov portu prepínania hodín z clkswitch na extswitch v typickom diagrame architektúry I/O PLL.
máj 2016	2016.05.02	Aktualizované základné parametre IP – tabuľka dynamickej rekonfigurácie.
máj 2015	2015.05.04	Aktualizovaný popis parametra Povoliť prístup k parametru výstupného portu PLL LVDS_CLK/LOADEN v tabuľke Základné parametre IP – karta Nastavenia. Pridané prepojenie na signálové rozhranie medzi Altera IOPLL a Altera LVDS SERDES IP Cores tabuľka v kapitole I/O a vysokorýchlostné I/O v kapitole Zariadenia Arria 10.
august 2014	2014.08.18	Prvotné uvoľnenie.

Dokumenty / zdroje

Intel UG-01155 IOPLL FPGA IP Core [pdf] Používateľská príručka UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Referencie

• Používateľská príručka