intel UG-01155 IOPLL FPGA IP Core Hướng dẫn sử dụng

Hỗ trợ đầu vào PLL (adjpllin) liền kề để kết nối với PLL ngược dòng ở chế độ xếp tầng PLL.
Tạo khởi tạo bộ nhớ File (.mif) và cho phép cấu hình lại PLL DynamicV.

Hỗ trợ dịch pha động PLL.

Thông tin liên quan

Giới thiệu về Intel FPGA IP Cores
Cung cấp thêm thông tin về lõi IP Intel FPGA và trình chỉnh sửa tham số.
Các chế độ hoạt động ở trang 9

Đồng hồ đầu ra trên trang 10
Tham khảo Chuyển đổi đồng hồ ở trang 10

Xếp tầng PLL-to-PLL trên trang 11
Hướng dẫn sử dụng IOPLL Intel FPGA IP Core Lưu trữ ở trang 12

Cung cấp danh sách hướng dẫn sử dụng cho các phiên bản trước của lõi IP IOPLL Intel FPGA.

Hỗ trợ gia đình thiết bị

Lõi IP IOPLL chỉ hỗ trợ dòng thiết bị Intel Arria 10 và Intel Cyclone 10 GX.

Thông số lõi IP IOPLL

Trình chỉnh sửa tham số lõi IP IOPLL xuất hiện trong danh mục PLL của Danh mục IP.

Tham số	Giá trị pháp lý	Sự miêu tả
Gia đình thiết bị	IntelArria 10, Trí tuệ Lốc xoáy 10 GX	Chỉ định họ thiết bị.
Thành phần	—	Chỉ định thiết bị được nhắm mục tiêu.
Cấp tốc độ	—	Chỉ định cấp tốc độ cho thiết bị được nhắm mục tiêu.
Chế độ PLL	số nguyên-N PLL	Chỉ định chế độ được sử dụng cho lõi IP IOPLL. Sự lựa chọn hợp pháp duy nhất là Số nguyên-N PLL. Nếu bạn cần PLL phân đoạn, bạn phải sử dụng lõi IP fPLL Intel Arria 10/Cyclone 10 FPGA.
Tần số đồng hồ tham chiếu	—	Chỉ định tần số đầu vào cho đồng hồ đầu vào, refclk, tính bằng MHz. Giá trị mặc định là 100.0MHz. Giá trị tối thiểu và tối đa phụ thuộc vào thiết bị được chọn.
Kích hoạt cổng đầu ra bị khóa	Bật hoặc Tắt	Bật để kích hoạt cổng bị khóa.
Kích hoạt các tham số đồng hồ đầu ra vật lý	Bật hoặc Tắt	Bật để nhập các tham số bộ đếm PLL vật lý thay vì chỉ định tần số xung nhịp đầu ra mong muốn.
Chế độ hoạt động	trực tiếp, phản hồi bên ngoài, Bình thường, nguồn đồng bộ, bộ đệm độ trễ bằng không, hoặc lvds	Chỉ định hoạt động của PLL. Hoạt động mặc định là trực tiếp cách thức. • Nếu bạn chọn trực tiếp chế độ này, PLL giảm thiểu độ dài của đường phản hồi để tạo ra jitter nhỏ nhất có thể ở đầu ra PLL. Đầu ra đồng hồ bên trong và đồng hồ bên ngoài của PLL được dịch pha so với đầu vào đồng hồ PLL. Trong chế độ này, PLL không bù cho bất kỳ mạng đồng hồ nào. • Nếu bạn chọn Bình thường chế độ này, PLL sẽ bù cho độ trễ của mạng đồng hồ bên trong được sử dụng bởi đầu ra đồng hồ. Nếu PLL cũng được sử dụng để điều khiển chân đầu ra đồng hồ bên ngoài thì sẽ xảy ra sự dịch pha tương ứng của tín hiệu trên chân đầu ra. • Nếu bạn chọn nguồn đồng bộ chế độ này, độ trễ xung nhịp từ chân đến thanh ghi đầu vào I/O khớp với độ trễ dữ liệu từ chân đến thanh ghi đầu vào I/O. • Nếu bạn chọn phản hồi bên ngoài chế độ này, bạn phải kết nối cổng đầu vào fbclk với chân đầu vào. Kết nối cấp bo mạch phải kết nối cả chân đầu vào và cổng đầu ra đồng hồ bên ngoài, fboutclk. Cổng fbclk được căn chỉnh với đồng hồ đầu vào. • Nếu bạn chọn bộ đệm độ trễ bằng không chế độ này, PLL phải cấp nguồn cho một chân đầu ra xung nhịp bên ngoài và bù đắp cho độ trễ do chân đó tạo ra. Tín hiệu quan sát được trên chân được đồng bộ hóa với đồng hồ đầu vào. Đầu ra đồng hồ PLL kết nối với cổng altbidir và điều khiển zdbfbclk làm cổng đầu ra. Nếu PLL cũng điều khiển mạng đồng hồ bên trong thì sự dịch pha tương ứng của mạng đó sẽ xảy ra. • Nếu bạn chọn lvds chế độ này, mối quan hệ dữ liệu và thời gian đồng hồ giống nhau của các chân tại thanh ghi chụp SERDES bên trong được duy trì. Chế độ này bù đắp cho độ trễ trong mạng đồng hồ LVDS và giữa chân dữ liệu và chân đầu vào đồng hồ với các đường dẫn thanh ghi chụp SERDES.
Số lượng đồng hồ	1–9	Chỉ định số lượng xung nhịp đầu ra cần thiết cho mỗi thiết bị trong thiết kế PLL. Các cài đặt được yêu cầu cho tần số đầu ra, dịch pha và chu kỳ nhiệm vụ được hiển thị dựa trên số lượng đồng hồ đã chọn.
Chỉ định tần số VCO	Bật hoặc Tắt	Cho phép bạn giới hạn tần số VCO ở giá trị được chỉ định. Điều này hữu ích khi tạo PLL cho chế độ bên ngoài LVDS hoặc nếu muốn có kích thước bước dịch pha động cụ thể.
*tiếp tục…*

Tham số	Giá trị pháp lý	Sự miêu tả
Tần số VCO (1)	—	• Khi Kích hoạt các tham số đồng hồ đầu ra vật lý được bật— hiển thị tần số VCO dựa trên các giá trị cho Tần số đồng hồ tham chiếu, Hệ số nhân (M-Counter), Và Hệ số chia (N-Counter). • Khi Kích hoạt các tham số đồng hồ đầu ra vật lý bị tắt— cho phép bạn chỉ định giá trị được yêu cầu cho tần số VCO. Giá trị mặc định là 600.0MHz.
Đặt tên toàn cầu cho đồng hồ	Bật hoặc Tắt	Cho phép bạn đổi tên tên đồng hồ đầu ra.
Tên đồng hồ	—	Tên đồng hồ người dùng cho các ràng buộc thiết kế tóm tắt (SDC).
Tần suất mong muốn	—	Chỉ định tần số xung nhịp đầu ra của cổng xung nhịp đầu ra tương ứng, outclk[], tính bằng MHz. Giá trị mặc định là 100.0MHz. Giá trị tối thiểu và tối đa phụ thuộc vào thiết bị được sử dụng. PLL chỉ đọc các chữ số ở sáu chữ số thập phân đầu tiên.
Tần suất thực tế	—	Cho phép bạn chọn tần số xung nhịp đầu ra thực tế từ danh sách các tần số có thể đạt được. Giá trị mặc định là tần số có thể đạt được gần nhất với tần số mong muốn.
Đơn vị dịch pha	ps or độ	Chỉ định đơn vị dịch pha cho cổng xung nhịp đầu ra tương ứng, outclk[], tính bằng pico giây (ps) hoặc độ.
Chuyển pha mong muốn	—	Chỉ định giá trị được yêu cầu cho sự dịch pha. Giá trị mặc định là 0 giây.
Chuyển pha thực tế	—	Cho phép bạn chọn độ lệch pha thực tế từ danh sách các giá trị độ lệch pha có thể đạt được. Giá trị mặc định là độ dịch pha có thể đạt được gần nhất với độ dịch pha mong muốn.
Chu kỳ nhiệm vụ mong muốn	0.0–100.0	Chỉ định giá trị được yêu cầu cho chu kỳ nhiệm vụ. Giá trị mặc định là 50.0%.
Chu kỳ nhiệm vụ thực tế	—	Cho phép bạn chọn chu kỳ nhiệm vụ thực tế từ danh sách các giá trị chu kỳ nhiệm vụ có thể đạt được. Giá trị mặc định là chu kỳ nhiệm vụ có thể đạt được gần nhất với chu kỳ nhiệm vụ mong muốn.
Hệ số nhân (M-Counter) (2)	4–511	Chỉ định hệ số nhân của bộ đếm M. Phạm vi pháp lý của bộ đếm M là 4–511. Tuy nhiên, các hạn chế về tần số PFD hợp pháp tối thiểu và tần số VCO hợp pháp tối đa sẽ hạn chế phạm vi bộ đếm M hiệu dụng ở mức 4–160.
Hệ số chia (N-Counter) (2)	1–511	Chỉ định hệ số chia của bộ đếm N. Phạm vi pháp lý của bộ đếm N là 1–511. Tuy nhiên, các hạn chế về tần số PFD hợp pháp tối thiểu sẽ hạn chế phạm vi hiệu quả của bộ đếm N ở mức 1–80.
Hệ số chia (C-Counter) (2)	1–511	Chỉ định hệ số phân chia cho đồng hồ đầu ra (bộ đếm C).

Tham số này chỉ khả dụng khi Tắt tham số xung nhịp đầu ra vật lý.

Thông số này chỉ khả dụng khi Bật thông số xung nhịp đầu ra vật lý được bật.

Thông số cốt lõi IP của IOPLL – Tab cài đặt

Bảng 2. Thông số lõi IP IOPLL – Tab cài đặt

Tham số	Giá trị pháp lý	Sự miêu tả
Cài đặt trước băng thông PLL	Thấp, Trung bình, hoặc Cao	Chỉ định cài đặt đặt trước băng thông PLL. Lựa chọn mặc định là Thấp.
PLL tự động thiết lập lại	Bật hoặc Tắt	Tự động đặt lại PLL khi mất khóa.
Tạo clk đầu vào thứ hai 'refclk1'	Bật hoặc Tắt	Bật để cung cấp đồng hồ dự phòng được gắn vào PLL có thể chuyển đổi với đồng hồ tham chiếu ban đầu của bạn.
Tần số đồng hồ tham chiếu thứ hai	—	Chọn tần số của tín hiệu đồng hồ đầu vào thứ hai. Giá trị mặc định là 100.0MHz. Giá trị tối thiểu và tối đa phụ thuộc vào thiết bị được sử dụng.
Tạo tín hiệu 'active_clk' để cho biết đồng hồ đầu vào đang được sử dụng	Bật hoặc Tắt	Bật để tạo đầu ra activeclk. Đầu ra activeclk cho biết đồng hồ đầu vào đang được PLL sử dụng. Tín hiệu đầu ra ở mức thấp biểu thị reflk và tín hiệu đầu ra ở mức cao biểu thị reflk1.
Tạo tín hiệu 'clkbad' cho mỗi đồng hồ đầu vào	Bật hoặc Tắt	Bật để tạo hai đầu ra clkbad, một đầu ra cho mỗi đồng hồ đầu vào. Tín hiệu đầu ra thấp cho biết đồng hồ đang hoạt động và tín hiệu đầu ra cao cho biết đồng hồ không hoạt động.
Chế độ chuyển đổi	Chuyển đổi tự động, Chuyển đổi thủ công, hoặc Chuyển đổi tự động với ghi đè thủ công	Chỉ định chế độ chuyển đổi cho ứng dụng thiết kế. IP hỗ trợ ba chế độ chuyển đổi: • Nếu bạn chọn Chuyển đổi tự động chế độ này, mạch PLL sẽ giám sát đồng hồ tham chiếu đã chọn. Nếu một đồng hồ dừng, mạch sẽ tự động chuyển sang đồng hồ dự phòng trong vài chu kỳ đồng hồ và cập nhật các tín hiệu trạng thái, clkbad và activeclk. • Nếu bạn chọn Chuyển đổi thủ công chế độ này, khi tín hiệu điều khiển, extswitch, thay đổi từ logic cao xuống logic thấp và duy trì ở mức thấp trong ít nhất ba chu kỳ xung nhịp, đồng hồ đầu vào sẽ chuyển sang đồng hồ khác. Bộ chuyển mạch mở rộng có thể được tạo từ logic lõi của FPGA hoặc chân đầu vào. • Nếu bạn chọn Chuyển đổi tự động với ghi đè thủ công chế độ, khi tín hiệu extswitch ở mức thấp, nó sẽ ghi đè chức năng chuyển đổi tự động. Miễn là extswitch vẫn ở mức thấp, hành động chuyển đổi tiếp theo sẽ bị chặn. Để chọn chế độ này, hai nguồn đồng hồ của bạn phải đang chạy và tần số của hai đồng hồ không được chênh lệch quá 20%. Nếu cả hai đồng hồ không có cùng tần số nhưng chênh lệch chu kỳ của chúng nằm trong khoảng 20%, khối phát hiện mất đồng hồ có thể phát hiện đồng hồ bị mất. PLL rất có thể bị mất khóa sau khi chuyển đổi đầu vào đồng hồ PLL và cần thời gian để khóa lại.
Độ trễ chuyển đổi	0–7	Thêm một lượng độ trễ chu kỳ cụ thể vào quá trình chuyển đổi. Giá trị mặc định là 0.
Truy cập vào cổng đầu ra PLL LVDS_CLK/LOADEN	Tàn tật, Kích hoạt LVDS_CLK/ TẢI 0, hoặc Kích hoạt LVDS_CLK/ TẢI 0 & 1	Lựa chọn Kích hoạt LVDS_CLK/LOADEN 0 or Kích hoạt LVDS_CLK/ LOADEN 0 & 1 để kích hoạt cổng đầu ra PLL lvds_clk hoặc tải. Cho phép tham số này trong trường hợp PLL cấp khối LVDS SERDES bằng PLL bên ngoài. Khi sử dụng các cổng outclk I/O PLL với cổng LVDS, outclk[0..3] được sử dụng cho các cổng lvds_clk[0,1] và Loaden[0,1], outclk4 có thể được sử dụng cho các cổng coreclk.
Cho phép truy cập vào cổng đầu ra PLL DPA	Bật hoặc Tắt	Bật để kích hoạt cổng đầu ra PLL DPA.
*tiếp tục…*

Tham số	Giá trị pháp lý	Sự miêu tả
Cho phép truy cập vào cổng đầu ra đồng hồ bên ngoài PLL	Bật hoặc Tắt	Bật để kích hoạt cổng đầu ra đồng hồ bên ngoài PLL.
Chỉ định outclk nào sẽ được sử dụng làm nguồn extclk_out[0]	C0 – C8	Chỉ định cổng outclk sẽ được sử dụng làm nguồn extclk_out[0].
Chỉ định outclk nào sẽ được sử dụng làm nguồn extclk_out[1]	C0 – C8	Chỉ định cổng outclk sẽ được sử dụng làm nguồn extclk_out[1].

Tab xếp tầng

Bảng 3. Các tham số lõi IP của IOPLL – Tab xếp tầng3

Tham số	Giá trị pháp lý	Sự miêu tả
Tạo tín hiệu 'xếp tầng' để kết nối với PLL xuôi dòng	Bật hoặc Tắt	Bật để tạo cổng Cascade_out, cổng này cho biết PLL này là nguồn và kết nối với PLL đích (hạ lưu).
Chỉ định outclk nào sẽ được sử dụng làm nguồn xếp tầng	0–8	Chỉ định nguồn xếp tầng.
Tạo tín hiệu adjpllin hoặc cclk để kết nối với PLL ngược dòng	Bật hoặc Tắt	Bật để tạo cổng đầu vào, cổng này cho biết PLL này là đích và kết nối với PLL nguồn (ngược dòng).

Tab cấu hình lại động

Bảng 4. Tham số lõi IP IOPLL – Tab cấu hình lại động

Tham số	Giá trị pháp lý	Sự miêu tả
Cho phép cấu hình lại động của PLL	Bật hoặc Tắt	Bật tính năng kích hoạt cấu hình lại động của PLL này (kết hợp với lõi IP PLL Reconfig Intel FPGA).
Cho phép truy cập vào các cổng chuyển pha động	Bật hoặc Tắt	Bật giao diện dịch pha động với PLL.
Tùy chọn tạo MIF (3)	Phát ra MIF mới File, Thêm cấu hình vào MIF hiện có File, Và Tạo MIF File trong quá trình tạo IP	Hoặc tạo một .mif mới file chứa cấu hình hiện tại của I/O PLL hoặc thêm cấu hình này vào .mif hiện có file. Bạn có thể sử dụng .mif này file trong quá trình cấu hình lại động để cấu hình lại PLL I/O về cài đặt hiện tại của nó.
Đường dẫn đến MIF mới file (4)	—	Nhập vị trí và file tên của .mif mới file được tạo ra.
Đường dẫn đến MIF hiện tại file (5)	—	Nhập vị trí và file tên của .mif hiện có file bạn định thêm vào.
*tiếp tục…*

Tham số này chỉ khả dụng khi Bật cấu hình lại động của PLL được bật.

Tham số này chỉ khả dụng khi Tạo MIF Mới File được chọn làm Thế hệ MIF
Lựa chọn.

Tham số	Giá trị pháp lý	Sự miêu tả
Bật dịch chuyển pha động để truyền phát MIF (3)	Bật hoặc Tắt	Bật để lưu trữ các thuộc tính dịch pha động cho việc cấu hình lại PLL.
Lựa chọn bộ đếm DPS (6)	C0 – C8, Tất cả C, or M	Chọn bộ đếm để thực hiện dịch pha động. M là bộ đếm phản hồi và C là bộ đếm sau thang đo.
Số lần chuyển pha động (6)	1–7	Chọn số lượng gia tăng dịch pha. Kích thước của khoảng tăng dịch một pha bằng 1/8 chu kỳ VCO. Giá trị mặc định là 1.
Hướng chuyển pha động (6)	Tích cực or Tiêu cực	Xác định hướng dịch pha động để lưu vào PLL MIF.

Tham số này chỉ khả dụng khi Thêm cấu hình vào MIF hiện có File được chọn làm Tùy chọn tạo MIF

Thông số lõi IP của IOPLL – Tab thông số nâng cao

Bảng 5. Tham số lõi IP IOPLL – Tab tham số nâng cao

Tham số	Giá trị pháp lý	Sự miêu tả
Các thông số nâng cao	—	Hiển thị bảng cài đặt PLL vật lý sẽ được triển khai dựa trên thông tin đầu vào của bạn.

Mô tả chức năng

I/O PLL là một hệ thống điều khiển tần số tạo ra đồng hồ đầu ra bằng cách tự đồng bộ hóa với đồng hồ đầu vào. PLL so sánh độ lệch pha giữa tín hiệu đầu vào và tín hiệu đầu ra của điện áptagbộ tạo dao động điều khiển điện tử (VCO) và sau đó thực hiện đồng bộ pha để duy trì góc pha (khóa) không đổi trên tần số của tín hiệu đầu vào hoặc tín hiệu tham chiếu. Vòng đồng bộ hóa hoặc phản hồi tiêu cực của hệ thống buộc PLL bị khóa pha.
Bạn có thể định cấu hình PLL làm bộ nhân tần, bộ chia, bộ giải điều chế, bộ tạo theo dõi hoặc mạch phục hồi đồng hồ. Bạn có thể sử dụng PLL để tạo tần số ổn định, khôi phục tín hiệu từ kênh liên lạc ồn ào hoặc phân phối tín hiệu đồng hồ trong suốt thiết kế của mình.

Các khối xây dựng của PLL

Các khối chính của I/O PLL là bộ phát hiện tần số pha (PFD), bơm sạc, bộ lọc vòng lặp, VCO và các bộ đếm, chẳng hạn như bộ đếm phản hồi (M), bộ đếm trước tỷ lệ (N) và bộ đếm sau tỷ lệ. máy đếm tỉ lệ (C). Kiến trúc PLL phụ thuộc vào thiết bị bạn sử dụng trong thiết kế của mình.

Thông số này chỉ khả dụng khi Bật Chuyển pha động cho truyền phát MIF được bật.

Kiến trúc PLL I/O điển hình

Các thuật ngữ sau đây thường được sử dụng để mô tả hoạt động của PLL:
Thời gian khóa PLL—còn được gọi là thời gian thu thập PLL. Thời gian khóa PLL là thời gian để PLL đạt được mối quan hệ pha và tần số mục tiêu sau khi bật nguồn, sau khi thay đổi tần số đầu ra được lập trình hoặc sau khi đặt lại PLL. Lưu ý: Phần mềm mô phỏng không mô hình hóa thời gian khóa PLL thực tế. Mô phỏng cho thấy thời gian khóa nhanh đến mức phi thực tế. Để biết thông số kỹ thuật về thời gian khóa thực tế, hãy tham khảo bảng dữ liệu thiết bị.
Độ phân giải PLL—giá trị tăng tần số tối thiểu của PLL VCO. Số bit trong bộ đếm M và N xác định giá trị độ phân giải PLL.
PLLamptỷ giá—FREF samptần số ling cần thiết để thực hiện hiệu chỉnh pha và tần số trong PLL. PLLamptỷ lệ le là fREF /N.

Khóa PLL

Khóa PLL phụ thuộc vào hai tín hiệu đầu vào trong bộ dò tần số pha. Tín hiệu khóa là đầu ra không đồng bộ của PLL. Số chu kỳ cần thiết để điều khiển cổng tín hiệu khóa phụ thuộc vào đồng hồ đầu vào PLL để điều khiển mạch khóa cổng. Chia thời gian khóa tối đa của PLL cho khoảng thời gian của đồng hồ đầu vào PLL để tính số chu kỳ đồng hồ cần thiết để chuyển tín hiệu khóa.

Chế độ hoạt động

Lõi IP IOPLL hỗ trợ sáu chế độ phản hồi đồng hồ khác nhau. Mỗi chế độ cho phép nhân và chia đồng hồ, dịch pha và lập trình chu kỳ nhiệm vụ.

Đồng hồ đầu ra

Lõi IP IOPLL có thể tạo ra tối đa chín tín hiệu đầu ra xung nhịp. Các tín hiệu đầu ra xung nhịp được tạo ra xung nhịp lõi hoặc các khối bên ngoài lõi.
Bạn có thể sử dụng tín hiệu đặt lại để đặt lại giá trị đồng hồ đầu ra về 0 và tắt đồng hồ đầu ra PLL.
Mỗi đồng hồ đầu ra có một bộ cài đặt được yêu cầu trong đó bạn có thể chỉ định các giá trị mong muốn cho tần số đầu ra, độ lệch pha và chu kỳ nhiệm vụ. Các cài đặt mong muốn là các cài đặt mà bạn muốn triển khai trong thiết kế của mình.

Các giá trị thực tế của tần số, độ lệch pha và chu kỳ nhiệm vụ là các cài đặt gần nhất (gần đúng nhất với các cài đặt mong muốn) có thể được thực hiện trong mạch PLL.

Chuyển đổi đồng hồ tham khảo

Tính năng chuyển đổi đồng hồ tham chiếu cho phép PLL chuyển đổi giữa hai đồng hồ đầu vào tham chiếu. Sử dụng tính năng này để dự phòng đồng hồ hoặc cho ứng dụng miền đồng hồ kép chẳng hạn như trong hệ thống. Hệ thống có thể bật đồng hồ dự phòng nếu đồng hồ chính ngừng chạy.
Bằng cách sử dụng tính năng chuyển đổi đồng hồ tham chiếu, bạn có thể chỉ định tần số cho đồng hồ đầu vào thứ hai, đồng thời chọn chế độ và độ trễ cho việc chuyển đổi.

Khối chuyển đổi đồng hồ tham chiếu và phát hiện mất đồng hồ có các chức năng sau:

Theo dõi trạng thái đồng hồ tham chiếu. Nếu đồng hồ tham chiếu bị lỗi, đồng hồ sẽ tự động chuyển sang nguồn đầu vào đồng hồ dự phòng. Đồng hồ cập nhật trạng thái tín hiệu clkbad và activeclk để cảnh báo sự kiện.
Chuyển đổi đồng hồ tham chiếu qua lại giữa hai tần số khác nhau. Sử dụng tín hiệu extswitch để điều khiển hành động chuyển đổi theo cách thủ công. Sau khi chuyển đổi xảy ra, PLL có thể mất khóa tạm thời và thực hiện quá trình tính toán.

Xếp tầng PLL-to-PLL

Nếu bạn xếp tầng PLL trong thiết kế của mình, PLL nguồn (ngược dòng) phải có cài đặt băng thông thấp, trong khi PLL đích (hạ lưu) phải có cài đặt băng thông cao. Trong quá trình xếp tầng, đầu ra của PLL nguồn đóng vai trò là đồng hồ tham chiếu (đầu vào) của PLL đích. Cài đặt băng thông của PLL xếp tầng phải khác nhau. Nếu cài đặt băng thông của các PLL xếp tầng giống nhau thì các PLL xếp tầng có thể amplify giai đoạn tiếng ồn ở tần số nhất định. Nguồn đồng hồ đầu vào adjpllin được sử dụng để xếp tầng giữa các PLL phân đoạn dễ gãy.

Cổng

Bảng 6. Cổng lõi IP IOPLL

Tham số	Kiểu	Tình trạng	Sự miêu tả
phản hồi lại	Đầu vào	Yêu cầu	Nguồn đồng hồ tham chiếu điều khiển PLL I/O.
đầu tiên	Đầu vào	Yêu cầu	Cổng đặt lại không đồng bộ cho đồng hồ đầu ra. Đưa cổng này lên mức cao để đặt lại tất cả đồng hồ đầu ra về giá trị 0. Bạn phải kết nối cổng này với tín hiệu điều khiển của người dùng.
fbclk	Đầu vào	Không bắt buộc	Cổng đầu vào phản hồi bên ngoài cho I/O PLL. Lõi IP IOPLL tạo cổng này khi I/O PLL đang hoạt động ở chế độ phản hồi bên ngoài hoặc chế độ đệm không có độ trễ. Để hoàn thành vòng phản hồi, kết nối cấp bo mạch phải kết nối cổng fbclk và cổng đầu ra xung nhịp bên ngoài của I/O PLL.
fboutclk	Đầu ra	Không bắt buộc	Cổng cấp nguồn cho cổng fbclk thông qua mạch bắt chước. Cổng fboutclk chỉ khả dụng nếu I/O PLL ở chế độ phản hồi bên ngoài.
zdbfbclk	Hai chiều	Không bắt buộc	Cổng hai chiều kết nối với mạch bắt chước. Cổng này phải kết nối với một chân hai chiều được đặt trên chân đầu ra dành riêng cho phản hồi tích cực của I/O PLL. Cổng zdbfbclk chỉ khả dụng nếu I/O PLL ở chế độ đệm không có độ trễ. Để tránh phản xạ tín hiệu khi sử dụng chế độ đệm có độ trễ bằng 0, không đặt dấu vết bo mạch trên chân I/O hai chiều.
đã khóa	Đầu ra	Không bắt buộc	Lõi IP IOPLL đẩy cổng này lên cao khi PLL thu được khóa. Cổng vẫn ở mức cao miễn là IOPLL bị khóa. I/O PLL xác nhận cổng bị khóa khi pha và tần số của đồng hồ tham chiếu và đồng hồ phản hồi là
*tiếp tục…*

Tham số	Kiểu	Tình trạng	Sự miêu tả
			tương tự hoặc trong dung sai mạch khóa. Khi sự khác biệt giữa hai tín hiệu đồng hồ vượt quá dung sai của mạch khóa, PLL I/O sẽ mất khóa.
reflk1	Đầu vào	Không bắt buộc	Nguồn đồng hồ tham chiếu thứ hai điều khiển PLL I/O cho tính năng chuyển đổi đồng hồ.
công tắc mở rộng	Đầu vào	Không bắt buộc	Xác nhận tín hiệu extswitch ở mức thấp (1'b0) trong ít nhất 3 chu kỳ đồng hồ để chuyển đồng hồ theo cách thủ công.
hoạt động	Đầu ra	Không bắt buộc	Tín hiệu đầu ra để cho biết nguồn xung nhịp tham chiếu nào đang được I/O PLL sử dụng.
clkbad	Đầu ra	Không bắt buộc	Tín hiệu đầu ra cho biết trạng thái của nguồn xung nhịp tham chiếu là tốt hay xấu.
thác_out	Đầu ra	Không bắt buộc	Tín hiệu đầu ra đưa vào PLL I/O xuôi dòng.
adjpllin	Đầu vào	Không bắt buộc	Tín hiệu đầu vào được cấp từ PLL I/O ngược dòng.
outclk_[]	Đầu ra	Không bắt buộc	Đồng hồ đầu ra từ I/O PLL.

Lưu trữ hướng dẫn sử dụng IOPLL Intel FPGA IP Core

Nếu phiên bản lõi IP không được liệt kê, hướng dẫn sử dụng cho phiên bản lõi IP trước đó sẽ được áp dụng

Phiên bản IP Core	Hướng dẫn sử dụng
17.0	Hướng dẫn sử dụng IP Core vòng lặp I/O của Altera (Altera IOPLL)
16.1	Hướng dẫn sử dụng IP Core vòng lặp I/O của Altera (Altera IOPLL)
16.0	Hướng dẫn sử dụng IP Core vòng lặp I/O của Altera (Altera IOPLL)
15.0	Hướng dẫn sử dụng IP Core vòng lặp I/O của Altera (Altera IOPLL)

Lịch sử sửa đổi tài liệu cho Hướng dẫn sử dụng IOPLL Intel FPGA IP Core

Phiên bản tài liệu	Quartus của Intel® Phiên bản chính	Thay đổi
2019.06.24	18.1	Đã cập nhật mô tả cho đầu vào đồng hồ chuyên dụng trong Kiến trúc PLL I/O điển hình sơ đồ.
2019.01.03	18.1	• Cập nhật các Truy cập vào cổng đầu ra PLL LVDS_CLK/LOADEN tham số trong Thông số cốt lõi IP của IOPLL – Tab cài đặt bàn. • Đã cập nhật mô tả cho cổng zdbfbclk trong Cổng lõi IP IOPLL bàn.
2018.09.28	18.1	• Đã sửa mô tả cho extswitch trong Cổng lõi IP IOPLL bàn. • Đổi tên các lõi IP sau theo thương hiệu của Intel: — Đã thay đổi lõi IP Altera IOPLL thành lõi IP IOPLL Intel FPGA. — Đã thay đổi lõi IP Altera PLL Reconfig thành PLL Reconfig lõi IP Intel FPGA. — Đã thay đổi lõi IP Arria 10 FPLL thành lõi IP fPLL Intel Arria 10/Cyclone 10 FPGA.

Ngày	Phiên bản	Thay đổi
Tháng 2017 năm XNUMX	2017.06.16	• Đã thêm hỗ trợ cho các thiết bị Intel Cyclone 10 GX. • Đổi tên thành Intel.
Tháng 2016 năm XNUMX	2016.12.05	Đã cập nhật mô tả cổng đầu tiên của lõi IP.
Tháng 2016 năm XNUMX	2016.06.23	• Cập nhật các thông số lõi IP – Bảng tab cài đặt. — Đã cập nhật mô tả cho Chuyển đổi thủ công và Chuyển đổi tự động với các tham số Ghi đè thủ công. Tín hiệu điều khiển chuyển đổi đồng hồ đang hoạt động ở mức thấp. — Đã cập nhật mô tả cho tham số Độ trễ chuyển đổi. • Bộ đếm M và C được xác định cho tham số Lựa chọn bộ đếm DPS trong Thông số lõi IP – Bảng Tab cấu hình lại động. • Đã thay đổi tên cổng chuyển đổi đồng hồ từ clkswitch sang extswitch trong sơ đồ Kiến trúc PLL I/O điển hình.
Tháng 2016 năm XNUMX	2016.05.02	Các thông số lõi IP được cập nhật – Bảng Tab cấu hình lại động.
Tháng 2015 năm XNUMX	2015.05.04	Đã cập nhật mô tả cho Cho phép truy cập vào tham số cổng đầu ra PLL LVDS_CLK/LOADEN trong Bảng Thông số lõi IP – Cài đặt. Đã thêm liên kết vào Giao diện tín hiệu giữa bảng Altera IOPLL và Altera LVDS SERDES IP Cores trong chương I/O và I/O tốc độ cao trong chương Arria 10 Devices.
Tháng 2014 năm XNUMX	2014.08.18	Phiên bản phát hành đầu tiên.

Tài liệu / Tài nguyên

Lõi IP Intel UG-01155 IOPLL FPGA [tập tin pdf] Hướng dẫn sử dụng
Lõi IP UG-01155 IOPLL FPGA, UG-01155, Lõi IP IOPLL FPGA, Lõi IP FPGA

Tài liệu tham khảo

Hướng dẫn sử dụng

Lõi IP Intel UG-01155 IOPLL FPGA

Hướng dẫn sử dụng lõi IP IOPLL Intel® FPGA