Guia do usuário Intel UG-01155 IOPLL FPGA IP Core

Gera até nove sinais de saída de clock para os dispositivos Intel Arria 10 e Intel CycloneM 10 GX.
Alterna entre dois relógios de entrada de referência.

Suporta entrada PLL adjacente (adjpllin) para conectar com um PLL upstream no modo PLL em cascata.
Gera a Inicialização da Memória File (.mif) e permite PLL dynamicVreconfiguration.

Suporta mudança de fase dinâmica PLL.

Informações relacionadas

Introdução aos núcleos IP Intel FPGA
Fornece mais informações sobre os núcleos Intel FPGA IP e o editor de parâmetros.
Modos de operação na página 9

Relógios de saída na página 10
Referência Troca de relógio na página 10

Cascata de PLL para PLL na página 11
IOPLL Intel FPGA IP Core Guia do usuário Arquivos na página 12

Fornece uma lista de guias do usuário para versões anteriores do núcleo IOPLL Intel FPGA IP.

Suporte para família de dispositivos

O núcleo IOPLL IP suporta apenas as famílias de dispositivos Intel Arria 10 e Intel Cyclone 10 GX.

Parâmetros do Núcleo IOPLL IP

O editor de parâmetro de núcleo IP IOPLL aparece na categoria PLL do Catálogo IP.

Parâmetro	Valor legal	Descrição
Família de dispositivos	Intel Arria 10, Intel Ciclone 10 GX	Especifica a família de dispositivos.
Componente	—	Especifica o dispositivo de destino.
Grau de velocidade	—	Especifica o grau de velocidade para o dispositivo de destino.
Modo PLL	Número inteiro-N PLL	Especifica o modo usado para o núcleo IP IOPLL. A única seleção legal é PLL inteiro-N. Se você precisar de um PLL fracionário, deverá usar o fPLL Intel Arria 10/Cyclone 10 FPGA IP core.
Frequência do relógio de referência	—	Especifica a frequência de entrada para o clock de entrada, refclk, em MHz. o valor padrão é 100.0 MHz. O valor mínimo e máximo depende do dispositivo selecionado.
Ativar porta de saída bloqueada	Ligar ou Desligar	Ligue para habilitar a porta bloqueada.
Ativar parâmetros de relógio de saída física	Ligar ou Desligar	Ative para inserir os parâmetros físicos do contador PLL em vez de especificar uma frequência de clock de saída desejada.
Modo de operação	direto, feedback externo, normal, fonte síncrona, buffer de atraso zero, ou lvds	Especifica a operação do PLL. A operação padrão é direto modo. • Se você selecionar o direto modo, o PLL minimiza o comprimento do caminho de realimentação para produzir o menor jitter possível na saída do PLL. As saídas de relógio interno e externo do PLL são defasadas em relação à entrada de relógio do PLL. Neste modo, o PLL não compensa nenhuma rede de clock. • Se você selecionar o normal modo, o PLL compensa o atraso da rede de relógio interno usado pela saída de relógio. Se o PLL também for usado para acionar um pino de saída de clock externo, ocorre uma mudança de fase correspondente do sinal no pino de saída. • Se você selecionar o fonte síncrona modo, o atraso do relógio do pino para o registro de entrada de E/S corresponde ao atraso de dados do pino para o registro de entrada de E/S. • Se você selecionar o feedback externo modo, você deve conectar a porta de entrada fbclk a um pino de entrada. Uma conexão no nível da placa deve conectar o pino de entrada e a porta de saída do relógio externo, fboutclk. A porta fbclk está alinhada com o clock de entrada. • Se você selecionar o buffer de atraso zero modo, o PLL deve alimentar um pino de saída de clock externo e compensar o atraso introduzido por esse pino. O sinal observado no pino é sincronizado com o clock de entrada. A saída do relógio PLL se conecta à porta altbidir e conduz zdbfbclk como uma porta de saída. Se o PLL também aciona a rede de relógio interno, ocorre uma mudança de fase correspondente dessa rede. • Se você selecionar o lvds modo, a mesma relação de tempo de relógio e dados dos pinos no registro de captura SERDES interno é mantida. O modo compensa os atrasos na rede de relógio LVDS e entre o pino de dados e o pino de entrada de relógio para os caminhos do registro de captura SERDES.
Número de Relógios	1–9	Especifica o número de clocks de saída necessários para cada dispositivo no projeto PLL. As configurações solicitadas para frequência de saída, mudança de fase e ciclo de trabalho são mostradas com base no número de relógios selecionados.
Especifique a frequência do VCO	Ligar ou Desligar	Permite restringir a frequência do VCO ao valor especificado. Isso é útil ao criar um PLL para o modo externo LVDS, ou se um tamanho de etapa de deslocamento de fase dinâmico específico for desejado.
*continuou…*

Parâmetro	Valor legal	Descrição
Frequência VCO (1)	—	• Quando Ativar parâmetros de relógio de saída física está ativado— exibe a frequência do VCO com base nos valores para Frequência do relógio de referência, Fator de Multiplicação (Contador-M), e Fator de divisão (N-Contador). • Quando Ativar parâmetros de relógio de saída física está desligado — permite que você especifique o valor solicitado para a frequência do VCO. o valor padrão é 600.0 MHz.
Dê o nome global do relógio	Ligar ou Desligar	Permite renomear o nome do relógio de saída.
Nome do relógio	—	O nome do relógio do usuário para Synopsis Design Constraints (SDC).
Frequência Desejada	—	Especifica a frequência de clock de saída da porta de clock de saída correspondente, outclk[], em MHz. o valor padrão é 100.0 MHz. Os valores mínimo e máximo dependem do dispositivo utilizado. O PLL só lê os numerais nas primeiras seis casas decimais.
Frequência real	—	Permite selecionar a frequência de clock de saída real de uma lista de frequências alcançáveis. O valor padrão é a frequência alcançável mais próxima da frequência desejada.
unidades de mudança de fase	ps or graus	Especifica a unidade de deslocamento de fase para a porta de clock de saída correspondente, outclk[], em picossegundos (ps) ou graus.
Mudança de Fase Desejada	—	Especifica o valor solicitado para a mudança de fase. o valor padrão é 0 ps.
Mudança de Fase Real	—	Permite selecionar a mudança de fase real em uma lista de valores de mudança de fase alcançáveis. O valor padrão é a mudança de fase alcançável mais próxima da mudança de fase desejada.
Ciclo de trabalho desejado	0.0–100.0	Especifica o valor solicitado para o ciclo de trabalho. o valor padrão é 50.0%.
Ciclo de trabalho real	—	Permite selecionar o ciclo de trabalho real de uma lista de valores de ciclo de trabalho atingíveis. O valor padrão é o ciclo de trabalho alcançável mais próximo do ciclo de trabalho desejado.
Fator de Multiplicação (Contador-M) (2)	4–511	Especifica o fator de multiplicação do contador M. O intervalo legal do contador M é 4–511. No entanto, as restrições na frequência PFD legal mínima e na frequência VCO legal máxima restringem a faixa efetiva do contador M para 4–160.
Fator de divisão (N-Contador) (2)	1–511	Especifica o fator de divisão do contador N. O intervalo legal do contador N é de 1 a 511. No entanto, as restrições na frequência PFD legal mínima restringem a faixa efetiva do contador N a 1–80.
Fator de divisão (Contador C) (2)	1–511	Especifica o fator de divisão para o clock de saída (contador C).

Este parâmetro está disponível apenas quando Ativar parâmetros físicos do relógio de saída está desativado.

Este parâmetro está disponível apenas quando Ativar parâmetros físicos do relógio de saída está ativado.

Parâmetros do IOPLL IP Core - guia Configurações

Tabela 2. Parâmetros do IOPLL IP Core – guia Configurações

Parâmetro	Valor legal	Descrição
Predefinição de largura de banda PLL	Baixo, Médio, ou Alto	Especifica a configuração predefinida da largura de banda PLL. A seleção padrão é Baixo.
Reinicialização Automática de PLL	Ligar ou Desligar	Automaticamente redefine o PLL em caso de perda de bloqueio.
Crie um segundo clk de entrada 'refclk1'	Ligar ou Desligar	Ative para fornecer um relógio de backup anexado ao seu PLL que pode alternar com o relógio de referência original.
Segunda frequência de relógio de referência	—	Seleciona a frequência do segundo sinal de clock de entrada. o valor padrão é 100.0 MHz. O valor mínimo e máximo depende do dispositivo usado.
Crie um sinal 'active_clk' para indicar o clock de entrada em uso	Ligar ou Desligar	Ligue para criar a saída activeclk. A saída activeclk indica o clock de entrada que está sendo usado pelo PLL. Sinal de saída baixo indica refclk e sinal de saída alto indica refclk1.
Crie um sinal 'clkbad' para cada um dos clocks de entrada	Ligar ou Desligar	Ligue para criar duas saídas clkbad, uma para cada clock de entrada. O sinal de saída baixo indica que o relógio está funcionando e o sinal de saída alto indica que o relógio não está funcionando.
Modo de comutação	Mudança Automática, Mudança manual, ou Comutação automática com substituição manual	Especifica o modo de alternância para o aplicativo de design. O IP suporta três modos de transição: • Se você selecionar o Mudança Automática modo, o circuito PLL monitora o relógio de referência selecionado. Se um relógio parar, o circuito muda automaticamente para o relógio de backup em alguns ciclos de relógio e atualiza os sinais de status, clkbad e activeclk. • Se você selecionar o Mudança manual modo, quando o sinal de controle, extswitch, muda de lógico alto para lógico baixo e permanece baixo por pelo menos três ciclos de clock, o clock de entrada muda para o outro clock. O extswitch pode ser gerado a partir da lógica principal do FPGA ou do pino de entrada. • Se você selecionar Comutação automática com substituição manual modo, quando o sinal extswitch é baixo, ele substitui a função de comutação automática. Enquanto extswitch permanecer baixo, outras ações de transição serão bloqueadas. Para selecionar este modo, suas duas fontes de relógio devem estar funcionando e a frequência dos dois relógios não pode diferir em mais de 20%. Se ambos os relógios não estiverem na mesma frequência, mas sua diferença de período estiver dentro de 20%, o bloco de detecção de perda de relógio pode detectar o relógio perdido. O PLL provavelmente sai do bloqueio após a troca da entrada do relógio do PLL e precisa de tempo para bloquear novamente.
Atraso de Comutação	0–7	Adiciona uma quantidade específica de atraso de ciclo ao processo de transição. O valor padrão é 0.
Acesso à porta de saída PLL LVDS_CLK/LOADEN	Desabilitado, Habilitar LVDS_CLK/ CARREGAR 0, ou Habilitar LVDS_CLK/ CARREGAR 0 & 1	Selecione Ativar LVDS_CLK/LOADEN 0 or Habilitar LVDS_CLK/LOADEN 0 & 1 para ativar a porta de saída PLL lvds_clk ou loaden. Habilita este parâmetro caso o PLL alimente um bloco LVDS SERDES com PLL externo. Ao usar as portas I/O PLL outclk com portas LVDS, outclk[0..3] são usadas para portas lvds_clk[0,1] e loaden[0,1], outclk4 pode ser usado para portas coreclk.
Habilite o acesso à porta de saída PLL DPA	Ligar ou Desligar	Ligue para habilitar a porta de saída PLL DPA.
*continuou…*

Parâmetro	Valor legal	Descrição
Habilite o acesso à porta de saída do relógio externo PLL	Ligar ou Desligar	Ligue para ativar a porta de saída do relógio externo PLL.
Especifica qual outclk será usado como fonte extclk_out[0]	C0 – C8	Especifica a porta outclk a ser usada como fonte extclk_out[0].
Especifica qual outclk será usado como fonte extclk_out[1]	C0 – C8	Especifica a porta outclk a ser usada como fonte extclk_out[1].

Aba Cascata

Tabela 3. Parâmetros do IOPLL IP Core – Cascading Tab3

Parâmetro	Valor legal	Descrição
Crie um sinal de 'cascade out' para se conectar com um PLL downstream	Ligar ou Desligar	Ligue para criar a porta cascade_out, que indica que este PLL é uma fonte e se conecta com um PLL de destino (downstream).
Especifica qual outclk será usado como fonte em cascata	0–8	Especifica a origem em cascata.
Crie um sinal adjpllin ou cclk para se conectar com um PLL upstream	Ligar ou Desligar	Ligue para criar uma porta de entrada, que indica que este PLL é um destino e se conecta com um PLL de origem (upstream).

Aba de Reconfiguração Dinâmica

Tabela 4. Parâmetros do IOPLL IP Core – Guia de Reconfiguração Dinâmica

Parâmetro	Valor legal	Descrição
Ativar reconfiguração dinâmica de PLL	Ligar ou Desligar	Ative a reconfiguração dinâmica deste PLL (em conjunto com PLL Reconfig Intel FPGA IP core).
Habilite o acesso a portas dinâmicas de mudança de fase	Ligar ou Desligar	Ative a interface de mudança de fase dinâmica com o PLL.
Opção de Geração MIF (3)	Gerar Novo MIF File, Adicionar configuração ao MIF existente File, e Criar MIF File durante a geração de IP	Crie um novo .mif file contendo a configuração atual do I/O PLL, ou adicione esta configuração a um .mif existente file. Você pode usar este .mif file durante a reconfiguração dinâmica para reconfigurar o I/O PLL para suas configurações atuais.
Caminho para o novo MIF file (4)	—	Digite o local e file nome do novo .mif file a ser criado.
Caminho para o MIF existente file (5)	—	Digite o local e file nome do .mif existente file você pretende adicionar.
*continuou…*

Este parâmetro está disponível apenas quando Habilitar reconfiguração dinâmica de PLL está ativado.

Este parâmetro só está disponível quando Gerar Novo MIF File é selecionado como Geração MIF
Opção.

Parâmetro	Valor legal	Descrição
Ativar mudança de fase dinâmica para streaming MIF (3)	Ligar ou Desligar	Ligue para armazenar as propriedades de mudança de fase dinâmica para reconfiguração PLL.
Seleção do contador de DPS (6)	C0 – C8, Tudo c, or M	Seleciona o contador para sofrer mudança de fase dinâmica. M é o contador de feedback e C são os contadores pós-escala.
Número de mudanças de fase dinâmicas (6)	1–7	Seleciona o número de incrementos de mudança de fase. O tamanho de um único incremento de deslocamento de fase é igual a 1/8 do período VCO. o valor padrão é 1.
Direção de Mudança de Fase Dinâmica (6)	Positivo or Negativo	Determina a direção da mudança de fase dinâmica a ser armazenada no PLL MIF.

Este parâmetro só está disponível quando Adicionar configuração ao MIF existente File é selecionado como opção de geração de MIF

IOPLL IP Core Parâmetros - Guia de Parâmetros Avançados

Tabela 5. Parâmetros do IOPLL IP Core – Guia de Parâmetros Avançados

Parâmetro	Valor legal	Descrição
Parâmetros avançados	—	Exibe uma tabela de configurações físicas de PLL que serão implementadas com base em sua entrada.

Descrição funcional

Um I/O PLL é um sistema de controle de frequência que gera um clock de saída sincronizando-se com um clock de entrada. O PLL compara a diferença de fase entre o sinal de entrada e o sinal de saída de um voltagoscilador e-controlado (VCO) e, em seguida, executa a sincronização de fase para manter um ângulo de fase constante (bloqueio) na frequência da entrada ou sinal de referência. A sincronização ou loop de feedback negativo do sistema força o PLL a ser travado em fase.
Você pode configurar PLLs como multiplicadores de frequência, divisores, demoduladores, geradores de rastreamento ou circuitos de recuperação de relógio. Você pode usar PLLs para gerar frequências estáveis, recuperar sinais de um canal de comunicação ruidoso ou distribuir sinais de clock em todo o seu projeto.

Blocos de construção de um PLL

Os blocos principais do I/O PLL são o detector de frequência de fase (PFD), bomba de carga, filtro de loop, VCO e contadores, como um contador de feedback (M), um contador de pré-escala (N) e contadores de escala (C). A arquitetura PLL depende do dispositivo que você usa em seu projeto.

Este parâmetro só está disponível quando Ativar Deslocamento de Fase Dinâmico para MIF Streaming está ativado.

Arquitetura Típica de I/O PLL

Os seguintes termos são comumente usados para descrever o comportamento de um PLL:
Tempo de bloqueio de PLL - também conhecido como tempo de aquisição de PLL. O tempo de bloqueio do PLL é o tempo para o PLL atingir a frequência alvo e a relação de fase após a energização, após uma mudança de frequência de saída programada ou após uma reinicialização do PLL. Nota: O software de simulação não modela um tempo de bloqueio de PLL realista. A simulação mostra um tempo de bloqueio irrealisticamente rápido. Para a especificação do tempo de bloqueio real, consulte a folha de dados do dispositivo.
Resolução PLL—o valor mínimo de incremento de frequência de um PLL VCO. O número de bits nos contadores M e N determinam o valor da resolução PLL.
PLLsample rate - o FREF sampfrequência de ligação necessária para realizar a correção de fase e frequência no PLL. os PLLsampa taxa é fREF /N.

Bloqueio PLL

O bloqueio PLL depende dos dois sinais de entrada no detector de frequência de fase. O sinal de bloqueio é uma saída assíncrona dos PLLs. O número de ciclos necessários para bloquear o sinal de bloqueio depende do relógio de entrada PLL que sincroniza o circuito de bloqueio de bloqueio. Divida o tempo máximo de bloqueio do PLL pelo período do relógio de entrada do PLL para calcular o número de ciclos de relógio necessários para bloquear o sinal de bloqueio.

Modos de operação

O núcleo IOPLL IP suporta seis modos diferentes de realimentação de relógio. Cada modo permite multiplicação e divisão de clock, mudança de fase e programação de ciclo de trabalho.

Relógios de saída

O núcleo IOPLL IP pode gerar até nove sinais de saída de clock. Os sinais de saída de clock gerados sincronizam o núcleo ou os blocos externos fora do núcleo.
Você pode usar o sinal de reset para redefinir o valor do clock de saída para 0 e desabilitar os clocks de saída PLL.
Cada clock de saída possui um conjunto de configurações solicitadas onde você pode especificar os valores desejados para frequência de saída, deslocamento de fase e ciclo de trabalho. As configurações desejadas são as configurações que você deseja implementar em seu design.

Os valores reais para a frequência, deslocamento de fase e ciclo de trabalho são as configurações mais próximas (a melhor aproximação das configurações desejadas) que podem ser implementadas no circuito PLL.

Mudança do relógio de referência

O recurso de alternância do relógio de referência permite que o PLL alterne entre dois relógios de entrada de referência. Use esse recurso para redundância de relógio ou para um aplicativo de domínio de relógio duplo, como em um sistema. O sistema pode ativar um relógio redundante se o relógio principal parar de funcionar.
Usando o recurso de alternância de clock de referência, você pode especificar a frequência para o segundo clock de entrada e selecionar o modo e o atraso para a alternância.

O bloco de detecção de perda de clock e troca de clock de referência tem as seguintes funções:

Monitora o status do relógio de referência. Se o relógio de referência falhar, o relógio muda automaticamente para uma fonte de entrada de relógio de backup. O relógio atualiza o status dos sinais clkbad e activeclk para alertar o evento.
Alterna o relógio de referência para frente e para trás entre duas frequências diferentes. Use o sinal extswitch para controlar manualmente a ação do switch. Após a ocorrência de uma transição, o PLL pode perder o bloqueio temporariamente e passar pelo processo de reconhecimento.

Cascata de PLL para PLL

Se você colocar PLLs em cascata em seu projeto, o PLL de origem (upstream) deve ter uma configuração de largura de banda baixa, enquanto o PLL de destino (downstream) deve ter uma configuração de largura de banda alta. Durante o cascateamento, a saída do PLL de origem serve como relógio de referência (entrada) do PLL de destino. As configurações de largura de banda de PLLs em cascata devem ser diferentes. Se as configurações de largura de banda dos PLLs em cascata forem as mesmas, os PLLs em cascata podem amplifique o ruído de fase em certas frequências. A fonte de relógio de entrada adjpllin é usada para inter-cascata entre PLLs fracionários fraturáveis.

Portos

Tabela 6. Portas de núcleo IP IOPLL

Parâmetro	Tipo	Doença	Descrição
refclk	Entrada	Obrigatório	A fonte de clock de referência que aciona o I/O PLL.
primeiro	Entrada	Obrigatório	A porta de redefinição assíncrona para os relógios de saída. Direcione esta porta para o nível alto para redefinir todos os relógios de saída para o valor de 0. Você deve conectar esta porta ao sinal de controle do usuário.
fbclk	Entrada	Opcional	A porta de entrada de realimentação externa para o I/O PLL. O núcleo IOPLL IP cria esta porta quando o I/O PLL está operando no modo de realimentação externa ou no modo de buffer de atraso zero. Para completar o loop de realimentação, uma conexão no nível da placa deve conectar a porta fbclk e a porta de saída do relógio externo do I/O PLL.
fboutclk	Saída	Opcional	A porta que alimenta a porta fbclk através do circuito mímico. A porta fboutclk está disponível apenas se o I/O PLL estiver no modo de realimentação externa.
zdbfbclk	Bidirecional	Opcional	A porta bidirecional que se conecta ao circuito mímico. Esta porta deve se conectar a um pino bidirecional que é colocado no pino de saída dedicada de realimentação positiva do I/O PLL. A porta zdbfbclk está disponível apenas se o I/O PLL estiver no modo de buffer de atraso zero. Para evitar a reflexão do sinal ao usar o modo de buffer de atraso zero, não coloque os traços da placa no pino de E/S bidirecional.
trancado	Saída	Opcional	O núcleo IP IOPLL direciona esta porta alta quando o PLL adquire o bloqueio. A porta permanece alta enquanto o IOPLL estiver bloqueado. O I/O PLL ativa a porta bloqueada quando as fases e frequências do relógio de referência e do relógio de feedback são os mesmos.
*continuou…*

Parâmetro	Tipo	Doença	Descrição
			mesmo ou dentro da tolerância do circuito de bloqueio. Quando a diferença entre os dois sinais de relógio excede a tolerância do circuito de bloqueio, o I/O PLL perde o bloqueio.
refclk1	Entrada	Opcional	Segunda fonte de clock de referência que aciona o I/O PLL para o recurso de troca de clock.
switch externo	Entrada	Opcional	Ative o sinal extswitch baixo (1'b0) por pelo menos 3 ciclos de clock para alternar manualmente o clock.
ativoclk	Saída	Opcional	Sinal de saída para indicar qual fonte de clock de referência está sendo usada por I/O PLL.
clk ruim	Saída	Opcional	Sinal de saída que indica que o status da fonte do relógio de referência é bom ou ruim.
cascata_out	Saída	Opcional	Sinal de saída que alimenta o I/O downstream PLL.
adjpllin	Entrada	Opcional	Sinal de entrada que alimenta de I/O upstream PLL.
outclk_[]	Saída	Opcional	Relógio de saída de I/O PLL.

Arquivos do guia do usuário IOPLL Intel FPGA IP Core

Se uma versão do núcleo IP não estiver listada, o guia do usuário da versão anterior do núcleo IP se aplica

Versão do núcleo IP	Guia do usuário
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Guia do usuário
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Guia do usuário
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Guia do usuário
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Guia do usuário

Histórico de revisão do documento para o Guia do usuário IOPLL Intel FPGA IP Core

Versão do documento	Quartus Intel® Versão principal	Mudanças
2019.06.24	18.1	Atualizada a descrição para entradas de relógio dedicadas no Arquitetura Típica de I/O PLL diagrama.
2019.01.03	18.1	• Atualizado o Acesso à porta de saída PLL LVDS_CLK/LOADEN parâmetro no Parâmetros do IOPLL IP Core - guia Configurações mesa. • Atualizada a descrição da porta zdbfbclk no Portas Núcleo IOPLL IP mesa.
2018.09.28	18.1	• Corrigida a descrição do extswitch no Portas Núcleo IOPLL IP mesa. • Renomeados os seguintes núcleos IP de acordo com o rebranding da Intel: — Altera IOPLL IP core para IOPLL Intel FPGA IP core. — Altera PLL Reconfig IP core alterado para PLL Reconfig Intel FPGA IP core. — Mudou o núcleo Arria 10 FPLL IP para fPLL Intel Arria 10/Cyclone 10 FPGA IP core.

Data	Versão	Mudanças
Junho de 2017	2017.06.16	• Adicionado suporte para dispositivos Intel Cyclone 10 GX. • Renomeado como Intel.
Dezembro de 2016	2016.12.05	Atualizada a descrição da primeira porta do núcleo IP.
Junho de 2016	2016.06.23	• Parâmetros IP Core atualizados – tabela da guia Configurações. — Atualizada a descrição dos parâmetros Manual Switchover e Automatic Switchover with Manual Override. O sinal de controle de comutação do relógio está ativo baixo. — Atualizada a descrição do parâmetro Switchover Delay. • Contadores M e C definidos para o parâmetro DPS Counter Selection em IP Core Parameters – tabela da guia Dynamic Reconfiguration. • Alterado o nome da porta de comutação do relógio de clkswitch para extswitch no diagrama Típico de arquitetura I/O PLL.
Maio de 2016	2016.05.02	Parâmetros IP Core atualizados – Tabela da guia de reconfiguração dinâmica.
Maio de 2015	2015.05.04	Atualizada a descrição para Habilitar acesso ao parâmetro da porta de saída PLL LVDS_CLK/LOADEN na tabela IP Core Parameters – Settings Tab. Adicionado um link para a tabela Interface de sinal entre Altera IOPLL e Altera LVDS SERDES IP Cores no capítulo E/S e E/S de alta velocidade em dispositivos Arria 10.
Agosto de 2014	2014.08.18	Lançamento inicial.

Documentos / Recursos

Núcleo IP Intel UG-01155 IOPLL FPGA [pdf] Guia do Usuário
UG-01155 Núcleo IP IOPLL FPGA, UG-01155, Núcleo IP IOPLL FPGA, Núcleo IP FPGA

Referências

Manual do usuário

Núcleo IP Intel UG-01155 IOPLL FPGA

IOPLL Intel® FPGA IP Core Guia do usuário